A-D変換器の一種。一つのコンパレータ（比較器）で大小比較を何度も繰り返し実行する手法が逐次比較型である。コンパレータと，逐次比較レジスタ，そしてD-A変換器で構成する。SARは容量成分で，D-A変換器は抵抗とスイッチ素子で構成するので，オペアンプは不要である。回路構成はシンプルだが，分解能を高めるほど比較回数が増えるため高速動作は苦手である。
仮にフルスケール電圧が1Vの場合を考える（図）。まず逐次比較レジスタがMSBを1に設定すると，1Vの半分である0.5VがD-A変換器から出力され，コンパレータで入力信号と大小比較される。この結果，仮に入力信号の電圧値の方が高い場合，MSBは1のままにする。次に逐次比較レジスタの2ビット目を同様に1にすると，D-A変換器の出力は0.5V＋0.25Vで0.75Vとなる。この値を再びコンパレータで入力信号と比較する。仮に入力信号の電圧が0.75Vより低い場合，逐次比較レジスタの2ビット目を「0」に戻す。この作業を，所望の分解能に達するまで続ける。この間，元の標本信号は保持し続ける。
(a)
(b)
図 逐次比較型の構成
(a)まず0.5Vで比較
(b)次に0.75Vで比較
（日経エレクトロニクス2006年11月6日号より抜粋）
