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SSTAとは

エスエスティーエー

小島 郁太郎=日経マイクロデバイス
2006/10/01 21:00
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SSTA(statistical static timing analyzer)は,パスの遅延時間を統計的に解析できるEDA(electronic design automation)ツールである。現在,パスの遅延時間解析に使っているSTA(static timing analyzer)では,パス上の各素子に最悪の遅延時間を割り当てて,どんなケースでも稼働することを確認できる。しかし,プロセスの微細化が進み,最悪値で問題が発生しない厳しい設計より,歩留まりが少し下がっても緩い制約の下で設計した方が,トータル・コストが低くなるようになってきた。

そこでSSTA に注目が集まるようになった。SSTA では,各素子の遅延時間を統計的な分布で表現する。このため解析結果のパスの遅延時間は,バラつきを表した分布情報となる。この分布を参照して設計を修正することで,適正な設計マージンを設定できるようになる。ただしSSTA には処理時間がSTAよりはるかに長いという泣き所があり,これまでは学会のテーマにとどまっていた。

製品開発への適用が始まる

今年になってSSTA を製品設計に使おうという動きが進んできた。65nm 世代の量産の本格化がその背景にある。例えば,富士通はASIC/Si ファウンドリ事業でSSTA をサポートすると2006 年7 月に発表した(図1)。ユーザーに,SSTA とバラつき情報の入った統計的回路ライブラリを提供する。

同じ月に台湾Taiwan SemiconductorManufacturing Co., Ltd.(TSMC)は,同社のレファレンス設計フローにSSTA を組み入れた。同時に大手のEDA ベンダー3 社がこのフローに組み込むことを狙い,SSTA の新製品を発表した。

実用化に当たって,処理時間が長いことへの対策が取られている。例えば富士通はSTA をSSTA に全面的に置き換えるのではなく,STA を使う既存の設計フローに,SSTA を使う工程を一部追加する。STA で問題となったパスだけをSSTA で再解析する。

STA を使う既存設計フローにSSTA の工程を追加
図1 STA を使う既存設計フローにSSTA の工程を追加
処理時間の増加を最小限に抑えて,SSTA の効果を最大限に引き出すことを狙った。富士通の例。同社のデータに本誌が加筆。

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