半導体製造 プロセス技術や工場の動向を知るための
 

LER/LWRとは

エルイーアール エルダブリューアール

木村 雅秀=日経マイクロデバイス
2006/02/01 20:51
出典:日経マイクロデバイス2006年2月号、 (記事は執筆時の情報に基づいており、現在では異なる場合があります)
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line edge roughness / line width roughness

 製造バラつきの一種であるLER(line edge roughness) やLWR(line width roughness)を減らすための技術開発が加速している。LERとは,ゲート電極のような微細パターンの壁面に出来た凹凸の大きさを表す値である。LWRは凹凸によって生じたパターン幅のバラつきを示している。

パターン寸法を膜厚で制御

 LERやLWRの値が大きいと,トランジスタの特性が著しく劣化する。例えば,ゲート電極のLWRが大きいと,ゲート電極に沿ってゲート長がバラつく。この場合,トランジスタのオン/オフ比が劣化するほか,しきい電圧がバラつくので回路性能が低下する。このような問題は,ゲート長が30nm前後と短くなる65nmノード(hp90)以降,特に深刻化する。65nm以降のように光の波長(193nm)よりも短いピッチを解像する場合,レジスト上の光学コントラストは低下し,LERやLWRを減らすことは難しくなる。一方,ゲート長は30nmと短いので,ゲート長の相対誤差は増えてしまう。

 こうした中,従来の露光やエッチングにとらわれない手法でLERやLWRを減らす試みが出てきた。例えば,東芝はダミー・パターンの左右の壁面に薄膜を形成し,この薄膜をダミー・パターンの除去後にゲート電極などに利用する技術を開発した(図1)。ダミー・パターンは,通常の露光とエッチングで作るのでLERやLWRは大きい。しかし,壁面に形成した膜の厚さはほぼ均一にできるので,膜のLWR は小さくなる。こうした手法は過去にもあったが,今回は実際に試作したトランジスタでしきい電圧のバラつきなどを評価し,LWRとデバイス特性の関係を示した点で注目できる注)


図1●加工バラつきとデバイス特性の関係を明らかに 東芝のデータ(Kaneko, A.ほか, “Sidewall Transfer Process and Selective Gate Sidewall Spacer Formation Technology for Sub-15nm FinFET with Elevated Source/Drain Extension,” International Electron Devices Meeting Technical Digest, pp.863-866, Dec. 2005.)。


注)LWRに加えてLERも削減できる技術としては,基板に型を押し当ててパターンを転写するナノインプリント・リソグラフィ技術などが注目されている。

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