トランジスタを構成するSi膜にひずみを加えることでLSIの性能を引き上げる半導体プロセス技術。従来のCMOSトランジスタの製造工程との違いは,一部の材料を変更することくらい。既存の製造設備を転用できるため,コストをそれほど高めることなく性能を向上できる。

 ひずみSiがLSIの動作速度を向上させる秘密は,トランジスタのチャネル部分のSi膜に応力を加えてSiの結晶格子をひずませることにある(図)。例えば,チャネル部分に引っ張り応力を加えると,ひずんだSi膜中では電子の散乱が減少し,正孔の有効質量が減る。この結果,電子や正孔の移動度,中でも電子移動度が大きく向上し,LSIの動作速度が上がるという仕組み。一方,チャネル部分に圧縮応力を加えると,正孔移動度が大きく向上する。

 Si膜にひずみを加えるための手法として,SiGe膜が知られている。Siよりも格子定数の大きいSiGe膜の上にSi膜を成膜すると,Si膜は下地の膜の格子定数を維持しながら成長する。Si膜には引っ張り応力が加わり,通常よりも格子間隔が広がったひずみSiができあがる。なお,SiGeの代わりにSiNを用いた膜などでも,同様にひずみSiを形成することが可能である。

 米IBM Corp.は,2001年6月に京都で開催されたLSIの国際学会「2001 Symposium on VLSI Technology」で,ひずみSiのプロセス技術を発表した。ほぼ同時期に,東芝の研究グループもひずみSiを発表した。実際にひずみSiを製品に適用したのは米Intel Corp.が初めてである。同社は2004年に出荷したマイクロプロセサ「Pentium 4」にひずみSiを採用した。IBM社は2005年からひずみSiを製品に用いている。

 このほか米IBM Corp.と米AMD,Inc.は2004年12月,ひずみSi技術の一種である半導体プロセス技術「dual stress liner(DSL)」を共同開発した。DSLの特徴は,比較的簡易な方法でpMOSとnMOS,両方のトランジスタの性能を引き上げられる点である。ひずみSi技術により,pMOSトランジスタとnMOSトランジスタの両方の駆動能力を引き上げるには,それぞれチャネル部分に異なる方向の応力をかけると効果が大きい。その分,製造工程が複雑になるため,従来は2種類のトランジスタのうち一方の駆動能力を高めるのが一般的だった。DSLでは,ゲート電極の上部にSi3N4膜を形成し応力を発生させる。

図 ひずみSiが生成される仕組み
図 ひずみSiが生成される仕組み
SiGe膜上にエピタキシャル成長法でSi膜を成膜すると,Si原子はSiGeの格子間隔を保ったまま成長する。Siは本来,SiGeよりも格子定数が小さいので,引っ張り応力が加わった状態で形成されることになる。この状態のSi中では,電子の散乱が減り,正孔の有効質量が減少するため,両者の移動度が向上する。この結果,LSIの動作が高速になる。図は米IBM Corp.の資料を基に本誌が作成した。 (日経エレクトロニクス2001年7月16日号より抜粋)