フロアプランナ

2005.11.25

　フロアプランナ（floorplanner）とは，論理機能をLSIチップ上のどの領域（場所）に配置するかを決めるためのツール。すなわち，各論理機能を実現するブロックの寸法を求め，チップ上に無駄な領域（デッド・スペース）が残らないようにブロックの配置（フロアプラン）を行なう。

　従来，フロアプランナは，もっぱらチップ面積を最小化する目的で使われていた。このツールを使うと，希望するチップ面積にすべての機能を実現できるかどうかを確認できる。無駄な領域が生じそうな場合には，それを削減できる。大半のフロアプランナは使いやすいGUI（グラフィカル・ユーザー・インタフェース）を備えており，フロアプラン結果をユーザーが確認したり，修正することが容易に行なえるようになっている。

　最近，フロアプランナに新たな用途が加わった。半導体製造技術の微細化で，素子（例えば論理ゲート）間を接続する配線の遅延時間の影響が大きくなってきており，一般にブロック間の配線長は長くなりがちである。フロアプラン段階で，配線長（すなわち,配線遅延時間）を調整することが重要になってきた。タイミング検証用のEDAツール，例えばスタティック・タイミング・アナライザと連動するフロアプランナが増えてきた。

論理合成ツールと連携プレイ

　タイミング設計を支援するツールとしてフロアプンナが真価を発揮するのは，論理合成ツールと組み合わせて使ったときだろう。フロアプランナと論理合成ツールの間で情報を交換し，双方の設計の質を高める。

　まず，論理合成ツールを稼動させ論理回路（ネットリスト）を生成する。このネットリストを入力し，フロアプランナを稼動させる。その結果であるフロアプラン（ブロックの配置情報）や配線に関する各種の情報を論理合成ツールにフィードバックする。

性能的には十分とは言えない

　ただし，現在の市販フロアプランナは，性能的には十分とはいえない。例えば，ツールが自動生成したフロアプランや論理回路の自動分割結果は，そのままでは使えない。初期値としては有効だが，製品レベルの質を出すには，人手で修正や改良する必要がある。クリチカルな配線を短くしたり，詳細配置配線が容易になるように修正する。

　上述したように従来，フロアプランナのユーザーは半導体メーカーのレイアウト設計者だった。論理合成ツールと組み合わせたような使い方で，論理設計者（例えばASICユーザー）がフロアプランナを利用する。そして，このフロアプラン結果が，半導体メーカーに渡され，タイミング・ドリブン型の自動レイアウト・ツールが詳細配置配線を行なう。

　現在主流のフロアプランナは，基本的にゲート・レベルの論理回路（ネットリスト）を入力するが，最近はより早い段階で設計を見直すために，RTL（register transfer level）記述を入力するデザイン・プランナも登場してきた。