レイアウト検証ツール（layout checker）は，LSIのマスク・レイアウトを検証するためのEDAツール。LSIのマスク・レイアウトは，ポリゴン・エディタで人手入力するか，自動レイアウト・ツールで自動生成するが，いずれの場合にもレイアウト検証ツールを適用するのが一般的である。前者の場合はもちろん人為的なミスをチェックする。自動レイアウト・ツールの処理結果に対しては，マクロセル内部のマスク・レイアウトと配線との整合性をなどを検証するために使う。

検証は2つに分けられる

　レイアウト検証は，2つに分けることができる。すなわち，

1）DRC（design rule checking）：製造装置の制約から決まる幾何学的な設計ルールを満足しているかどうかを検証する。

2）LVS（layout versus schematic）：論理・回路設計段階で作られた素子や素子間の接続が，レイアウト設計で正しく実現されているかを検証する。

基本は図形の論理演算

　レイアウト検証の処理の流れを図1に示した。図形論理演算（図2）などの前処理をした後で，上述した2つの検証を実行する。


図1 レイアウト検証処理の流れ　等電位追跡のあと，LVSとパラメータ抽出（LPE）に分かれる。


図2 図形論理演算　レイアウト設計結果は基本的に，各マスク層ごとに分類された多角形の集合であり，これらの多角形領域の位置関係によって，素子や配線の領域となる。一般に検証の前処理として，複数の図形のAND（積）処理・OR（和）・SUB（差分）処理に代表される図形論理演算を行なう。例えばDRCでは，チェック漏れを防ぐなどのために，図形論理演算が必要になる（図4参照）。LVSとLPEでは，トランジスタの認識（図5参照）や配線の認識（図6参照）が，図形論理演算で可能になる。

　DRCでは，図形自身の幅が規格値以上であるか（幅チェック），2つの図形間の距離が規格値以上であるか（間隔チェック），ある図形が他の図形の規格値以内に収まっているか（包含距離チェック）などを調べる（図3）。ルールの違反はエラー・データのファイルにまとめて，ポリゴン・エディタが読めるフォーマットに変換して出力する。

　DRCでは，レイアウト設計結果を純粋に図形としてとらえて検証する。トランジスタなどの素子としては検証しない。図1のフローでは，DRCを実行する前に図形論理演算を行なっているが，その理由は，

  • 複数のマスク層の組み合わせで，意味のあるチェックとなるものがある。
  • ポリゴン単体のチェックでは必ずしも十分なチェックができないものがある（図4）

ためである。


図3 DRCのチェック項目


図4 DRCの前処理に図形論理演算が必要　ここではOR演算が必要な例を示した。

トランジスタなどを抜き出す

　LVSでは,まず図形論理演算，その技術を利用したトランジスタ認識（図5），等電位追跡により（図6），レイアウト・データからトランジスタの接続情報を復元する。LSIのレイアウト設計では，集積度を向上させるために，回路図上で1つのトランジスタを複数に分割したり，レイアウトの修正を容易にするために，未使用トランジスタを置くといったことがよくある。復元したトランジスタの接続情報からこうした冗長性を取り除く。

　一方，論理・回路設計から得られたゲート・レベルのネットリストはトランジスタ・レベルのネットリストに変換する。これと，レイアウト設計結果から得たトランジスタの接続情報を比較照合する。一致しなかったエラー部分のデータをプリンターに出力する。また，レイアウト側のエラーは，図形出力を行なう。

　比較照合で一致したトランジスタについては，トランジスタの寸法(たとえば，MOSならばチャネル長／幅)の比較を行なうことができる。


図5 トランジスタの認識　現在一般的なCMOS製造技術では，多結晶Si層の図形とp-拡散用マスク層の図形が重なった部分にp型のMOSトランジスタが構成される。ANDの図形論理演算で，トランジスタが認識できる。


図6　等電位追跡　マスク・レイアウト中で層が異なっていて等電位の部分は，図形論理演算を使い，たとえば次のように探索できる。スルーホールを介して多結晶SiとAl配線が等電位になっているとする（a）。各マスク層内の図形にOR処理する（b）。多結晶Si，スルーホール，Al配線の三つにAND処理を行なう（c）。多結晶SiとAl配線が等電位になっていることを認識できる（d）。


（99. 9. 6更新）

このEDA用語辞典は，日経エレクトロニクス，1996年10月14日号，no.673に掲載した「EDAツール辞典（NEC著）」を改訂・増補したものです。