素子遅延に比較して配線に起因する遅延が支配的になるにつれ，配線に関連する抵抗／容量成分（R／C）などの寄生パラメータの抽出精度向上が重要となっている。抽出したパラメータは，信号波形の精度（シグナル・インテグリティ）や遅延時間の解析に使われる。

　これまで，こうしたパラメータの抽出は，レイアウト検証ツール（DRC，LVS）のサブ機能として実現されている例が多かった。すなわち，レイアウト検証ツールの前処理で復元したトランジスタ接続情報を基に，配線の各分岐点間ごとに，他のマスク層との重なりや隣接配線との間隔を見ながら容量（C）を計算したり，単位長抵抗を基に抵抗値（R）を計算していた。

　しかし，この手法では配線図形の重なりや隣接状況といった2次元的な情報からR／Cを求めているため，配線幅に比べて膜厚（配線の高さ）が大きくなっている最近の半導体プロセスでは，抽出結果に大きな誤差が生じている。

　3次元的な抽出方法としては，電磁界解析ツール（フィールド・ソルバなど）が古くから知られているが，解析に時間がかかる。そこで，あらかじめ典型的なパターンに対する抽出をモデル／ライブラリ化しておき，パターン・マッチングでそれらを参照しながら、抽出計算の高速化を図るツールが複数発売されるようになった。モデルの確認や精度を上げるために，実配線パターンを作り込んだテスト・チップを作成し，その実測データを基に抽出モデルで用いるパラメータの合わせ込みを行う手法が実用化されている。


（99. 9. 6更新）

このEDA用語辞典は，日経エレクトロニクス，1996年10月14日号，no.673に掲載した「EDAツール辞典（NEC著）」を改訂・増補したものです。