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半導体メジャー、2020年への成長戦略を語る

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日経エレクトロニクス

半導体メジャー、2020年への成長戦略を語る

Major semiconductor manufacturers reveal their business and technological strategies for 2020

~ Intel、TSMC、G450Cが語る、450mmウエハー、EUVリソグラフィ ~

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2012年7月、世界最大の半導体メーカーである米Intel社は、半導体露光装置最大手ASML社のEUV/450mmウエハー向け共同開発プログラムに参加することを表明しました。8億2900万ユーロ(約800億円)を拠出すると共に、ASML社に資本参加し、同社株式の15%を取得する計画です。

続く2012年8月には、ファウンドリー業界最大手の台湾TSMCも、ASML社のEUV/450mmウエハー向け共同開発プログラムに参加すると発表しました。2億7600万ユーロ(約270億円)を提供し、併せてASML社の株式の5%を取得する予定です。

これらの発表は、450mmウエハーやEUVリソグラフィといった、半導体の低コスト化技術のハードルが、かつてなく高まっていることを示しています。同時に、Intel社など特定の半導体メーカーが装置メーカーに自ら出資することで、これらの半導体メーカーの影響力がこれまで以上に高まる可能性が出てきました。

本セミナーでは、「半導体メジャー」ともいうべきIntel社とTSMCから二人ずつの講師を招聘し、450mmウエハーやEUVリソグラフィ、Siフォトニクスなどを含む次世代半導体技術への取り組みと、それらを基盤とする事業戦略を語ってもらいます。450mmウエハーの業界コンソーシアムである「G450C」には、450mmウエハーへの移行に向けた最新の取り組みを紹介してもらいます。さらに、世界中の大手半導体メーカーが集うベルギーIMECからの二人の講師が、半導体メモリとリソグラフィの技術ロードマップを語ります。

概要

日時:2012年09月18日(火) 10:00~17:30 (開場09:30) 予定
会場:東京大学 武田先端知ビル5F 武田ホール (東京・根津)
主催:日経エレクトロニクス

テキスト代(税込み)

  • 4,200円


  • ※ 当日配布したテキストを特別頒布します。

    ※ 在庫冊数に限りがありますので、お早めにお申し込みください。

    ※ テキスト冊子は、A4横サイズ1ページに4コマ掲載のモノクロ両面印刷です。

    ※ この商品の返品はお受けできません。

プログラム詳細

10:00~10:40

Intelが狙うアプリケーション、そこに求められる半導体技術(仮)

資料47枚

Intel社

Vice President, Sales and Marketing Group, Director, Creative Services and Digital Marketing

Dr. Kevin Sellers

10:40~11:20

ロジックLSI技術の課題とチャンス、2020年への展望

資料31枚

TSMC

Director of TCAD Division

Dr. Carlos H. Diaz

現在、ロジックLSIの微細化にかかわる課題の多くは、プロセス技術や、プロセスと回路の協調に関するものである。今後、消費電力の制約がますます増える状況において微細化を続けようとすれば、新構造のトランジスタやエネルギー効率の高い配線、さらにはシステム・インテグレーションのような技術が求められる。本講演では、こうした技術について、アーキテクチャを俯瞰すると共に、回路の性能を維持しつつどのようにリーク電力やアクティブ電力を削減するか、そのアプローチを述べたい。加えて、システム・レベルでエネルギー効率を改善する手法としてメインストリームになりつつある、3次元ICのコンセプトに触れたい。

11:20~12:00

究極のナノエレクトロニクスを実現する次世代リソグラフィ技術

資料44枚

IMEC

Director, Advanced lithography program

Dr. Geert Vandenberghe

Mooreの法則に沿うスケーリングは依然としてそのペースを落とすことなく持続しており、リソグラフィ技術はその中心的な牽引役である。現時点では、露光波長193nmの液浸リソグラフィ技術の極限までの延命が図られており、回路レイアウトとプロセス技術、リソグラフィの同時最適化がその手段として活用されている。だが、1Xnm以降の技術世代におけるクリティカル層のリソグラフィ技術の本命候補はEUVである。EUVリソグラフィは、レチクルやレジスト、露光装置といった重要領域で大きな進展がみられており、量産技術へと近づきつつある。本講演では、液浸リソグラフィとEUVリソグラフィの可能性や課題を中心に、IMECにおける先端リソグラフィ開発プログラムの最近の成果を紹介したい。

12:00~13:00 昼休憩
13:00~13:30

ITRSのアップデート

資料51枚

ITRS

Chairman(Intel Fellow, Technology and Manufacturing Group, Director, Technology Strategy)

Dr. Paolo Gargini

コンピューティングやコミュニケーション、そしてストレージのデバイス抜きに、現代の生活は語れない。ITRSの最新版では、2026年までを見据えた半導体技術のロードマップを議論している。半導体は進化を続けており、世界を変える力を持つ、新しく魅力的な製品を生み出すことに貢献している。半導体業界のエコシステムに技術進化の指針を与える役割を果たすべく、ITRSは環境変化に応じて、以前から存在する章を拡充したり、新しい章を加えたりしてきた。それによりITRSは、ここにきて多くの新製品を生み出すために欠かせないものとなっている新技術を包含するロードマップへと進化しつつある。

13:30~14:10

G450Cから見た450mmウエハーへの移行の動向

資料36枚

G450C

Director of Program Coordination (Intel assignee)

Dr. David Skilbred

半導体ウエハーの大口径化はこれまで、先端半導体の製造コストの上昇を抑える手段として有効に機能してきた。G450C(Global 450mm Consortium)は、ニューヨーク州に基盤を置くコンソーシアムとして2011年9月に設立された。その目的は、450mmウエハーへの移行を業界全体で同期して進められるように、低コストのテスト・ウエハー製造設備や装置の検証機能、量産装置などを開発することにある。実際の活動は主に、ニューヨーク州アルバニーにある、The College of Nanoscale Science and Engineering(CNSE)で進めている。G450Cでは、450mmのベアウエハーやプロセス済みウエハー、計測技術を提供することによって、450mm対応装置の開発を支援し、ユニット・プロセスや装置の信頼性までを検証できるようにする。これを通じて、半導体メーカーが450mm対応のパイロットラインを構築するのをサポートする。CNSEはその目的のために、共同開発施設としての機能を最大限に提供するとともに、エコシステムの構築を助ける。本講演では、450mmへの移行に向けた展望とそのための開発の進捗、G450Cとしての今後の計画や活動を紹介したい。

14:10~14:50

半導体メモリのスケーリングの課題と解決技術

資料42枚

IMEC

Director, CMOS Process Technology

Dr. Laith Altimime

本講演では、半導体メモリの市場と応用、ロードマップについて述べる。特に、既存の半導体メモリを2Xnm世代以降へ延命するためのCMOSスケーリング技術、およびその経済的・技術的な課題と解決策について述べたい。加えて、1Xnm世代以降に向けた新規メモリ技術を紹介する。最後に、こうした研究開発と産業のギャップを埋めるために、IMECのインフラや最先端のコア・コンピタンスがどのような役割を果たしているかに触れる。

14:50~15:10 休憩
15:10~15:50

TSMCにおける次世代リソグラフィ技術の選択肢

資料10枚

TSMC

Vice President, Research & Development

Dr. Burn J. Lin

次世代リソグラフィ技術がターゲットとする技術ノードは、これまで常に変化してきた。1970年代後半には、1μmを切る加工寸法に対しては次世代リソグラフィ技術が必要だと認識されてきた。1990年代においては、0.1μmを切る加工寸法に対応するリソグラフィ技術にはまったく見通しが立っていなかった。現在では、液浸リソグラフィとダブルパターニングの量産化によってハーフピッチ20nmまでの微細化が可能になったが、これ以降の技術世代では次世代リソグラフィが必須である。今回こそは、次世代リソグラフィがどうしても必要な状況といえる。ダブルパターニングは、露光プロセスやプロセス・コストを増加させるだけでなく、半導体製造工程を複雑化させ、回路設計の制約も増大させるからである。本講演では、EUVリソグラフィやマルチビーム直描(MEBDW)といった次世代リソグラフィ技術に関する展望と我々の取り組みを紹介する。

15:50~16:30

フォトニクスとコンピューティングに橋を架ける

資料40枚

Intel社

Director, Photonics Technology Lab

Dr. Andrew Alduino

16:30~16:50 休憩
16:50~17:30

Q&A Session (聴講者からの質問に、講師陣が答えます)

資料なし

<パネリスト>

Dr. Kevin Sellers  (Intel)
Dr. Carlos H. Diaz (TSMC)
Dr. Geert Vandenberghe (IMEC)
Dr. Paolo Gargini (ITRS)
Dr. David Skilbred (G450C)
Dr. Laith Altimime (IMEC)
Dr. Burn J. Lin (TSMC)
Dr. Andrew Alduino (Intel)

<モデレータ>

日経エレクトロニクス編集 大下 淳一

17:30~18:30

Networking party with speakers

(一部の講師が、都合により急遽参加できない場合もありますことをご了承ください。)

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