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3次元NANDフラッシュ・メモリ、2015年に本格量産へ

2013/08/07 00:00
出典:日経BP半導体リサーチ/日経エレクトロニクス別冊「半導体ストレージ 2014」、2013年7月31日発刊 、pp.34-45 (記事は執筆時の情報に基づいており、現在では異なる場合があります)
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著者| 有留 誠一 韓国SK Hynix 社

 NANDフラッシュ・メモリは1X~1Ynm世代の量産を迎え、いよいよスケーリングの限界に近づいてきた。どの世代から3次元構造のメモリ・セル(3次元セル)に移行するか、どのような3次元セルを使うかが焦点になってきた。

プレーナNANDに迫るスケーリング限界

図1 セル・サイズのスケーリングにおける仮定
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  平面(プレーナ)型のNANDフラッシュ・メモリは1992年ごろに0.7μm世代の16Mビット品から量産が始まり、その後現在まで約20年間、スケーリングが続いてきた。現在の最先端品は2Ynm世代の64G~128Gビット品である。20年間をかけて13世代、メモリ・セル面積でいえば1/2000以下にスケーリングを進めたことになる。

  ただし、今後はスケーリングを進めるために乗り越えるべき技術的なハードルがどんどん高まっていく。そこでまずは、現行のプレーナ型NANDフラッシュ・メモリが直面しているスケーリングの限界について説明したい。

 スケーリングの技術課題は大きく三つある。(1)読み出しウィンドウのマージン確保、(2)ワード線間の高電界への対処、(3)隣接する浮遊ゲート間への制御ゲートの形成、である。

図2 読み出しウィンドウ・マージン(read window margin:RWM)の定義
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  まず、(1)について、我々はセル・サイズと読み出しウィンドウ・マージン(read window margin:RWM)を定義し、スケーリングの技術限界とそれを乗り越えるために必要な技術を導き出した(図1、図2)。

  最初に書き込みVt(しきい値電圧)の分布幅を見積もった(図3)。浮遊ゲート(fl oati nggate:FG)間のカップリングやRTN(randomtelegraph signal noise)などの物理的なスケーリング・パラメータについては、図3に示すような仮定をしている。

図3 書き込みVtの分布幅
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 シミュレーションの結果、1Znm世代のメモリ・セルにおいても、2V以下という比較的タイトなVt分布幅が得られた。FGカップリングを減らすために、書き込みシーケンスを工夫しているためである。

  次にVt のウィンドウ(wi ndow)を見積もった(図4)。Vtウィンドウはスケーリングに伴って急激に劣化する。FGカップリングによって消去のVtが上昇するためだ。そこで、1Y~1Znm世代へのスケーリングを実現するためには、エア・ギャップ(air gap)技術などを用いてFGカップリングを物理的に減少させる必要がある。例えば1Ynm世代のメモリ・セルでは、x方向(素子分離間)とy方向(ワード線間)ともに、FGカップリングを30%以上低減しなければならない。図5に読み出しウィンドウ・マージンを示した。1Xnm世代以降のメモリ・セルではエア・ギャップ技術が必要であり、1Znm世代ではFGカップリングを50~60%低減しなければならない。

図4 Vtのウィンドウ
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図5 読み出しウィンドウ・マージン
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