東京エレクトロン SPEマーケティング・プロセス開発本部 SPEマーケティング部 部長代理の早川崇氏は、2015年1月30日に東京都内で開催されたセミナー（SPIフォーラム「3次元プロセスの壁とソリューション」、主催：セミコンダクタポータル）に登壇。「3次元デバイスが求める装置・プロセス技術」と題し、立体トランジスタ（FinFET）や3次元NANDフラッシュメモリーといった3次元構造の半導体向けの製造技術について講演した。
微細化に伴って製造技術の複雑さが増しており、今後の微細化は「コスト的には難しくなってくる」と同氏は話す。28nmよりも先の技術世代において微細化のコストメリットが得られなくなることへの懸念を、ファブレス半導体メーカーなどが公に示す場面が増えてきたことにも触れた。
端的な例がリソグラフィーコストの上昇だ。EUV（extreme ultraviolet）露光の実用化が大幅に遅れていることから、半導体メーカーはリソグラフィーを2回繰り返すダブルパターニングの使用を余儀なくされている。この先、「ダブルパターニングでどこまで行けるかが検討されている」状況だ。
ArF液浸露光による1回露光の解像限界はハーフピッチ（hp）で約40nmであり、ダブルパターニング（SADP：self-aligned double patterning）によるピッチ分割でhp20nmをパターニングできる。原理的には、ダブルパターニングをもう1度繰り返すSAQP（self-aligned quadruple patterning）ではhp10nm、さらにもう1度繰り返すSAOP（self-aligned octuple patterning）ではhp5nmを実現できる。ダブルパターニングはメモリーに加えて論理LSIでも導入が始まっており、10nm世代の論理LSIでは「SAQPが使われる見通し」だ。
