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HOMEエレクトロニクス電子設計 > 日立がCadenceのEDAを使って、28nm大規模ICのタイミングサインオフ期間を半分以下に短縮

日立がCadenceのEDAを使って、28nm大規模ICのタイミングサインオフ期間を半分以下に短縮

  • 小島 郁太郎=日経エレクトロニクス
  • 2014/07/08 15:57
  • 1/1ページ
米Cadence Design Systems社の発表によると、日立製作所がCadenceの静的タイミング解析ツール「Tempus Timing Signoff Solution」を使って、28nmの大規模ICをテープアウトした。

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