富士通セミコンダクターは、既存手法に比べて33％集積度が高い SoCを開発できるという設計フローに関して講演した。この講演は、日本シノプシスの「Design Compiler セミナー2014」（2月4日東京、2月7日大阪で開催）で行われた。
登壇したのは、富士通セミコンの土屋篤氏（事業本部 共通テクノロジ開発センター 第一設計技術部 プロフェッショナルエンジニア ハードウェアデザイン）である。同社は今回のフローに関して、2013年11月の「Embedded Technology 2013/組込み総合技術展」の際に報道発表している（Tech-On!関連記事1）。主に28nm以降の微細プロセスで製造するカスタム（ASIC）のSoCに向けたフローである。
2014年1月下旬には、米Synopsys社が同フローにSynopsysのEDAツールが含まれていることを発表した（Tech-On!関連記事2）。その発表では具体的な製品名としてSynopsysの論理合成ツール「Design Compiler」のオプション機能である「DC Explorer」が挙げられていた。今回の講演では、同機能も含めたツールチェーンや、それらのツールを使って行う設計上の工夫などが明らかになった。
ASSPの定石手法をASICに
スマートフォン向けアプリケーションプロセッサーなど微細プロセスを使う大規模なIC（SoC）では、開発の終盤で大きな設計手戻りが発生しないように、なるべく早い段階からレイアウトの情報を取り込むことが重要である。すでに半導体メーカー自身が開発するASSPタイプのSoCの設計では、定石となっている。富士通セミコンが今回紹介したフローは、それを顧客と半導体メーカーが役割分担して開発するカスタム（ASICタイプ）のSoCにも展開しようという試みと言える。
ASICでは、上流の論理設計は顧客、下流のレイアウト設計は半導体メーカーが担うのが一般的である。この分担だと、レイアウト設計は論理設計が終わってから始めるという伝統的な手順になりがちだ。それに対して、今回、富士通セミコンが提唱したフローでは、役割分担は基本的に維持しつつ、開発序盤から両者が協調する（図1）。
これで、集積度の向上（チップ面積の削減）や、低消費電力化、開発期間の短縮化を図る。両者協調の最大のポイントが、ASSPと同じく開発の早い段階からレイアウトの情報を精度よく見積もり、それを上流設計に反映させることである。「SynopsysのEDAツールの機能向上などにより、ASICタイプのSoCでもそれが可能になった」（土屋篤氏）。
