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HOMEエレクトロニクス電子設計 > 「100Mゲート超のSoCを2.5カ月以内でインプリ設計」、ルネサス マイクロが4つの工夫を発表

「100Mゲート超のSoCを2.5カ月以内でインプリ設計」、ルネサス マイクロが4つの工夫を発表

  • 小島 郁太郎=Tech-On!編集
  • 2013/10/10 12:09
  • 1/2ページ

 ルネサス マイクロシステムは、100Mゲートを超える大規模なSoCでも、製品として通用する小面積に抑えながらインプリメンテーション(RTL→GDS-II)設計を2.5カ月で完了できるという体制を整えた。主に4つの工夫がこの体制を支えている。

図1●講演する入江和幸氏(右端)
Tech-On!が撮影。スクリーンはルネサス マイクロのスライド。
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図2●配線混雑発見・改善ツールの概要
ルネサス マイクロのスライド。
[画像のクリックで拡大表示]
図3●配線混雑発見・改善ツールの効果の例
ルネサス マイクロのスライド。
[画像のクリックで拡大表示]

 同社は、今回の体制に関して、「CDNLive Japan 2013」(日本ケイデンス・デザイン・システムズ社とイノテックが2013年7月19日に横浜市で開催)で発表した(図1)。発表者は、ルネサス マイクロの入江和幸氏(システムLSI開発本部 バックエンド設計部 部長)である。インプリメンテーション設計を効率化する技術や手法の発表はこれまでにも多数あったが、その数値目標を公の場で明らかにする例はあまりない。特に国内企業では稀だ。

 同氏の講演内容は興味深かったが、(聴講された方はご存じのように)配布資料の白紙部分が多くて記事化が困難だった。そこで、発表とは別の日程で同氏に取材し、講演内容と合わせて、以下にまとめた。個別に話を聞くと、現場の経験をベースにさまざまな工夫を行って、同体制が構築されていることが伝わってくる。多少無理があるものの、記者が聞いた工夫は4つにまとめられる。

 (1)配線混雑度を下げて設計の収束性を上げる工夫。(2)チップ・レベルの設計評価を早期に行って、大きな手戻りを防ぐ工夫。(3)チップ・レベルのタイミング制約を自動作成して、同制約の精度を上げる工夫。(4)クロック・ツリーの起点を探しやすくすることで、クロック・ツリーを効率良く生成する工夫、である。このうち(1)、(3)、(4)は米Cadence Design Systems社の論理合成ツール「Encounter RTL Compiler」の機能を、(2)はCadenceの自動レイアウト設計ツール「Encounter Digital Implementation System」の機能を使う(なので、CDNLive Japanでのユーザー講演を行った)。以下に、それぞれの概要を説明する。

100種のチップ設計で得たノウハウをツール化

 (1)の配線混雑度に関しては、RTL CompilerのRTL解析機能をベースにしたツールを開発した(図2)。このツールを使うことで、配線混雑が発生しそうな箇所が特定され、さらにその改善方法が提示される。このツールには、RTL/ゲート・レベルのネットリスト、TCLで記述したルールを入力する。すると、問題箇所と改善の可能性、さらに改善方法が示される。

 入江氏によれば、TCLで記述されたルールには、同社のノウハウが詰め込まれているという。90nm~28nmの実際のチップ100種類を解析して、このルールが作成された。また改善方法は、主に3つに大別できる。フロアプランの変更、ツール処理の制約条件/スクリプトの変更、回路構造の変更である。

 このツールを適用することで、配線混雑度が下がってチップ面積の利用率が向上し、結果としてチップ面積が縮小する。さらに、しきい値電圧が高いセルが使われる比率が上がり、消費電力が下がるという。同氏が示したツールの適用事例では、配線混雑度が水平高方向で1/32、垂直方向で1/19に改善した(図3)。

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