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HOMEエレクトロニクス電子設計 > 不用意に大面積なASICを作らないために機器メーカーがやるべきこと、カシオが講演

不用意に大面積なASICを作らないために機器メーカーがやるべきこと、カシオが講演

  • 小島 郁太郎=Tech-On!編集
  • 2013/08/02 14:43
  • 1/4ページ

 論理設計は機器メーカーで、レイアウト設計は半導体メーカー。ASICの開発ではよくある分担形態だ。しかし、機器メーカーがレイアウト設計にノータッチでは、不用意に大面積のチップになりかねないと、カシオ計算機のエンジニアが警鐘を鳴らす。配置設計を初めて自ら行うことで、その重要性を認識した経緯が語られた。

 この経緯は、カシオ計算機の西本正輝氏(羽村技術センター 研究開発センター 第一開発部 12開発室 室長)が「CDNLive Japan 2013」(日本ケイデンス・デザイン・システムズ社とイノテックが、2013年7月19日に横浜市で開催)のユーザー講演として語ったものだ。同氏はこれまでに複数のICの開発に携わってきたが、基本的に論理設計(RTL設計)を行い、レイアウト設計は半導体メーカーに任せていた。

手の打ちようがなかった

図1●今回の試みの背景を説明する西本正輝氏
Tech-On!が撮影。スクリーンはカシオのスライド。
[画像のクリックで拡大表示]

 同氏があるICの開発が終盤に差し掛かったころ、半導体メーカーから「配線混雑度が高くRTLデータの変更をお願いしたい」と言われた(図1)。一般に、配線混雑度を0.1%以下にすることで、設計が収束しやすいとされる。しかし、このとき、半導体メーカーから西本氏へは変更方法の案内がなかった上、同氏の手元にはレイアウト設計ツールはなく、途方に暮れた。同氏は日本ケイデンスに泣きつき、何とか設計を収束させた。この設計ではチップ面積利用率(セルの総面積÷配置枠の面積)は50%で、一般に言われている80%には届かなかった。

 西本氏が漏らしたところによると、配線混雑度の解消を半導体メーカーに任せると、チップ面積利用率を下げて、すなわちチップ面積を大きくして、配線混雑度を下げがちだという。西本氏が見せた例では、当初の水平方向の配線混雑率は15.72%、垂直方向のそれは11.08%だった。セル間隔を広げて両方向の配線混雑率を0%にしたところ、チップ面積が8倍になったという(図2)。チップ面積を大きくせずに、配線混雑解消を図る方法を探ることは重要である。

図2●チップ面積を大きくすれば、配線混雑度は下がるが・・・
カシオのスライド。
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