ルネサス エレクトロニクスは、ボード上のチップ間通信における信号波形の劣化を低減するためのパッケージ設計技術を向上させた（ニュース・リリース）。同社は、パッケージの寄生成分を利用することで、コストを増やさずに、信号劣化を低減する技術を開発し、製品に適用してきた。これまでにパッケージのコア層のスルーホールの寄生成分を利用して、最大8Gビット/秒のICで信号劣化を低減できた。今回、パッケージの配線層間のビアの寄生容量も使うように技術を拡張するなどして、25Gビット/秒のデータ通信にも対応できるようにした（図１）。
2008年に同社（当時はNECエレクトロニクス）は、4層～6層基板のBGAパッケージを対象に、コア層に設けるスルーホールの寄生容量を利用してインピーダンス・マッチングを取る技術を発表している(Tech-On!関連記事1)。この技術が開発される前はチップのI/Oにインダクタ・パターンを作ることが多かったが、チップ面積が増えてコスト増を招いていた。どちらかというと嫌われモノだった寄生容量を逆に利用する技術を開発して、コスト増を招かずに信号劣化を低減できるようにした（図2）。
2009年には、同技術を安価なワイヤ・ボンディングの2層BGAパッケージにも適用できるようにしている(Tech-On!関連記事2)。これで、6.4Gビット/秒のデータ通信を行うSoCを2層インタポーザのBGAパッケージに収められるようになった。「USB3.0対応ホスト・コントローラLSI」(同3)をはじめとして、高速ICに適用してきた。「5GHz以上のICでは、同技術を標準的に採用している」（同社）という。
これまでに8Gビット/秒のPCI Express Gen3までは、同技術を適用した実績があるが、10Gビット/秒以上では容量が足りずに適用が難しいことが見えている。また、この技術は、伝送線路長をλ/4にする技術(Tech-On!関連記事4)と一緒に使っているが、信号周波数が上がると、伝送線路長が短くなりスルーホールの集中がおきるという問題も発生する。
