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HOMEエレクトロニクス電子設計 > Cadence、20nmプロセスに対応のインプリメンテーション設計フローを整備

Cadence、20nmプロセスに対応のインプリメンテーション設計フローを整備

  • 小島 郁太郎=Tech-On!
  • 2012/03/08 18:52
  • 1/1ページ
米Cadence Design Systems, Inc.は、20nmプロセスに対応可能なインプリメンテーション設計フロー「Cadence Encounter RTL-to-GDSII Flow」の最新版を発表した。20nmプロセスでの製造で必須とされるダブル・パターニングや、1GHzを超える高速設計、10億ゲートを超える大規模設計に対応したことが特徴である。
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