【DAC 2011続報：標準化編その2】設計言語と方法論・モデル化の一体的な議論が重要に
48th Design Automation Conference（DAC 2011：2011年6月5日〜9日に米カリフォルニア州San Diegoのコンベンション・センターで開催）やその周辺行事で聞いた，EDAの標準化の動向を紹介するレポートの第2弾である（第1弾のTech-On!記事1はこちら）。今回は，EDA標準化団体「Accellera」のセミナーやIEEEにおけるEDA標準化について報告する。
従来，EDA標準化のプレスリリースは，EDAベンダーの新製品発表と同様に（Tech-On!関連記事2），例年6月開催のDACに合わせて出されることが多かった。ところが最近は，この慣例には従わない動きが増えてきた。特にSoCのフロント・エンド設計（上流設計）の標準に関しては，標準化団体のAccelleraとOSCIが年内統合に向けて動き出したことにより（Tech-On!関連記事3），例年3月にAccelleraが主催する「DVCon」で発表されるケースが主流になるだろう。実際，機能検証手法の標準規格「Universal Verification Methodology（UVM） 1.0」はDVCon2011に合わせて発表され，多くの関連イベントがDVCon2011で開催された。今回のDACでは小規模メンテナンス版である「UVM1.1」がリリースされたが，あまり話題に上らなかった。
早朝のイベントに200人
今回のDACの期間中に，UVMに関するイベントは複数が催された。6月7日の朝にはAccelleraが主催したUVMイベント，6月5日午前中にはUVMの有料ワークショップ，6月8日の昼には，英Doulos Ltd.主催のUVMチュートリアルが開催された。いずれも盛況だった。UVMが検証手法の潮流に乗っており，検証に関心のある設計者が多く参加したと考えられる。
そのうちの一つで，Accelleraが６月７日の朝にDAC会場と同じコンベンション・センターで開催したUVMセミナーには，DACのゼネラル・セッション前の午前７時という早い時刻の開始だったにもかかわらず，200人ほどが参加した。米The Boeing Co.のLarry Ching氏と米Advanced Micro Devices, Inc.（AMD）のWarren Stapleton氏が登壇し，自社でUVMを採用した経緯やUVMへの要望をそれぞれ述べた。
Ching氏によれば，Boeingは，2006年までにVerilog-HDLとVHDLの二つの設計言語をベースにした社内共通の検証環境を整備した。2008年に検証言語としてSystemVerilogを導入し，検証手法のOVM（Open Verification Methodology）を採用した。2011年2月にUVM1.0がリリースされた後，OVMからUVMへの移行を図っているという。この作業の経験から，混乱を招くPhasingのコンセプトを整理すること，SequenceとScoreboardの例題による使用方法を多く記載すること，などの要望を同氏は述べた。
AMDは早くからUVMを導入したことが知られている。2008年から社内共通の検証環境をOVMベースで構築してきた。2010年にはOVMからUVMへの移行に着手し，現在は，検証環境のコア部分はUVMに切り替わっているという。ただし，検証環境に必要な要素は，UVMが対象とするランダム・テスト（検証用パターン）自動発生によるカバレッジ・ドリブン検証だけではない。現在UVMがサポートしていないアサーション制御などに今後どう対応し，統合的な検証環境にしていくかという問題提起がStapleton氏からあった。
