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HOMEエレクトロニクス電子設計 > 【DATE 11】22/20nmの課題をテーマにしたパネル討論会,設計/製造/プロセス/EDAの視点で考える

【DATE 11】22/20nmの課題をテーマにしたパネル討論会,設計/製造/プロセス/EDAの視点で考える

  • EDA Online特派員
  • 2011/03/16 21:19
  • 1/2ページ

 鬼が笑うかもしれないが,22/20nmノードでのLSI製造に向けて,さまざま技術開発が静かに進行している。その22/20nmを,プロセスや設計,EDA,ファウンドリなど様々な視点で考えるパネル・セッションが,フランス・グルノーブルで開催中の「DATE 11(Design, Automation & Test in Europe 2011)」で行われた。

 このセッションのタイトルは,「Executive session-22nm Challenges and Wealth/Knowledge Creation Opportunities」(セッション番号3.1)である。オーガナイザは,米Synopsys, Inc.のYervant Zorian氏。モデレータは,同じくSynopsysのAnton Domic氏。パネリストは4名で,ベルギーIMECのRudy Lauwereins氏,オランダTSMC Europe社のMaria Marced氏,米IBM Corp.のLeon Stok氏,独GLOBALFOUNDRIES社のGerd Teepe氏である。

図1●ダブル・パターニングについて説明するAnton Domic氏
筆者が撮影。スクリーンはSynopsysのデータ。
[画像のクリックで拡大表示]
図2●IMECのLauwereins氏が見せたスライド
同機関のデータ。
[画像のクリックで拡大表示]

ダブル・パターニングに注目

 まず,モデレータのDomic氏が,22/20nmが必要になる背景と言える市場予測を紹介した。例えば,スマート・フォンの市場は2009年には166万台だったが,2015年には800万台に膨らむ。米Intel Corp.のプロセサ・チップの出荷数は2009年の10億個から2015年には30億個に増える。同様にストレージ容量は800Exarバイトから10Zettaバイトに,ネットワーク流量は50Tバイト/秒から800Tバイト/秒になる。すなわち,2015年には5倍の性能が必要とされ,その結果5倍のシリコン(チップ)が必要になるとした。

 ただし,22/20nmは一筋縄ではいかない。例えば,IDM,ファブレス,ファンウンドリ,EDAのいずれも,それに取り組むには膨大なR&D予算が必要になる。一般には,負担が少ないと言われているファブレス企業でも,かなりの投資が必要だという。

 Domic氏が最も注目すべきとしたのは,22/20nmの露光で重要な役割を果たすと言われているダブル・パターニングである(図1)。2段階処理で,これまでの露光技術の限界を超えようとするものだ。また,ここ20年間で100倍に増えたマクロ・ブロック数への対応も重要だとした。さらに,3次元実装やアナログ設計の課題もある。「EDAの役割は大きくなり,新しい手法やツールが必要とされるだろう」と同氏は述べた。

動的電力の管理が重要

 続いて登壇したIMECのLauwereins氏は,「22/20nmでは電源電圧管理が難しくなる」と指摘した。現在の一般的なPCにおいて冷却できる上限は130W,スマート・フォンでは3W程度だと言われている。消費電力にはダイナミック電力とリーク電力があるが,利用しないときの電源遮断などで比較的管理技術が進化したリーク電力よりも,電源電圧が2乗で響くダイナミック電力の管理が重要になる。

 すなわち22nmでは,前の世代に比べて30%の電源電圧の削減が必要である。そのためには,high-kやマルチゲートを使った現在のCMOSを超えた,例えば,Tunnel FETのような「Beyond CMOS」が不可欠になる,とLauwereins氏は述べた(図2)Tunnel FETは7nmくらいまで利用できるため,重要技術であることを同氏は強調していた。

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