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HOMEエレクトロニクス電子設計 > SystemVerilogベースの機能検証手法「UVM」の正式版が登場,Mentorが検証4製品での対応を表明

SystemVerilogベースの機能検証手法「UVM」の正式版が登場,Mentorが検証4製品での対応を表明

  • 小島 郁太郎=Tech-On!
  • 2011/02/23 22:21
  • 1/1ページ
EDA標準化機関の一つ米Accelleraは,傘下のVerification IP(VIP) Technical Subcommittee(TSC)が策定したSystemVerilogベースの機能検証手法である「Universal Verification Methodology (UVM) 1.0」を,Accellera標準として認証したと発表した。UVM 1.0の内容は,無償でAccelleraのWebサイトから入手できる「クラス・リファレンス・マニュアル」にまとめられている。さらに今回,オープン・ソースでSystemVerilogベースの「クラス・ライブラリ・インプリメンテーション」と「ユーザー・ガイド」も公開になった。
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