• BPnet
  • ビジネス
  • PC
  • IT
  • テクノロジー
  • 医療
  • 建設・不動産
  • TRENDY
  • WOMAN
  • ショッピング
  • 転職
  • ナショジオ
  • 日経電子版

HOMEエレクトロニクス電子設計 > SystemVerilogベースの機能検証手法「UVM」の正式版が登場,Mentorが検証4製品での対応を表明

SystemVerilogベースの機能検証手法「UVM」の正式版が登場,Mentorが検証4製品での対応を表明

  • 小島 郁太郎=Tech-On!
  • 2011/02/23 22:21
  • 1/1ページ
EDA標準化機関の一つ米Accelleraは,傘下のVerification IP(VIP) Technical Subcommittee(TSC)が策定したSystemVerilogベースの機能検証手法である「Universal Verification Methodology (UVM) 1.0」を,Accellera標準として認証したと発表した。UVM 1.0の内容は,無償でAccelleraのWebサイトから入手できる「クラス・リファレンス・マニュアル」にまとめられている。さらに今回,オープン・ソースでSystemVerilogベースの「クラス・ライブラリ・インプリメンテーション」と「ユーザー・ガイド」も公開になった。
【技術者塾】(5/17開催)
キャパシタ応用を広げるための基礎と活用のための周辺技術


省エネルギー社会に則した機器を、キャパシタを上手に活用しながら開発するために、その原理と特長、信頼性、長寿命化、高密度化、高出力化などのセル開発の進歩とキャパシタの持つ課題と対応技術まで、実践活用に役立つ応用事例を示しながら学んでいきます。 詳細は、こちら
日程 : 2016年5月17日
会場 : BIZ新宿
主催 : 日経エレクトロニクス

おすすめ