EDA標準化機関の一つ米Accelleraは，傘下のVerification IP（VIP） Technical Subcommittee（TSC）が策定したSystemVerilogベースの機能検証手法である「Universal Verification Methodology (UVM) 1.0」を，Accellera標準として認証したと発表した。UVM 1.0の内容は，無償でAccelleraのWebサイトから入手できる「クラス・リファレンス・マニュアル」にまとめられている。さらに今回，オープン・ソースでSystemVerilogベースの「クラス・ライブラリ・インプリメンテーション」と「ユーザー・ガイド」も公開になった。
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