【VLSI】東芝などが「3次元FPGA」を開発，SRAMをTFT技術で論理回路の上に積んでチップ面積を半減

2010/06/18 19:09

大石基之＝日経エレクトロニクス

3D FPGAのコンセプト

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26MビットTFT SRAMを形成した試作チップの写真

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　東芝は，コバレントマテリアル，米Tier Logic Inc.，tei Technologyと共同で， CMOS論理回路の上にアモルファスSi TFT技術によるSRAMを3次元積層することで実現した，いわゆる「3次元FPGA」（3D FPGA）を半導体製造技術関連の国際会議「2010 Symposium on VLSI Technology」で発表した（論文番号21.1）。

　既存のFPGAは，ユーザー・ロジック用論理回路とコンフィギュレーション用SRAMを2次元的に並べた構成を採る。3D-FPGAは，このうち，コンフィギュレーションSRAMをアモルファスSi TFT技術で形成し，ユーザー・ロジック用論理回路を形成した9層Cu配線のCMOSチップの上に積層する。これにより，FPGAのチップ面積を既存品の半分程度に縮小できるという。「半導体製造技術の世代を2世代ほど進めたのと同じコスト削減効果を期待できる」（東芝）とする。

　3D FPGAを利用することで，機器メーカーは，LSIの設計を変更せずにセルベースLSIに移行できるという。3D FPGAを使って機器の試作を行い，設計が固まったら，この3D FPGAのうち，コンフィギュレーション用SRAMが形成されたアモルファス Si TFTの部分のみをマスクROMに置き換えることで，再設計なしにセルベースLSIが得られる仕組みだ。

　今回，東芝などは，90nm世代の9層Cu配線技術を利用した下地層の上に，アモルファス Si TFT技術に基づく26MビットSRAMを積んだチップを試作した。今回の試作チップでは下地層に90nm世代のCMOS技術を利用したが，「既に40nm世代に微細化することが可能との見通しを得ている」（東芝）という。