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HOMEエレクトロニクス電子デバイス > 【VLSI】SRAMの製造バラつき耐性をテスト工程で高める手法,東大とSTARCが開発

【VLSI】SRAMの製造バラつき耐性をテスト工程で高める手法,東大とSTARCが開発

  • 大下 淳一,大石 基之 =日経エレクトロニクス
  • 2010/06/17 10:10
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 トランジスタの製造バラつきに起因するSRAMの動作不安定性を,チップ製造後のテスト工程で改善する手法を,東京大学 大学院工学系研究科 電気系工学専攻 准教授の竹内健氏のグループと半導体理工学研究センター(STARC)が共同で開発した。0.5Vといった低電圧で動作する論理LSIの実現につながる成果である。SRAMに特定の電圧を適切な手順で印加すると,データの入出力を担う二つのトランジスタの一方に自己選択的に電子が注入され,SRAMの動作安定性を高める方向にしきい値電圧がシフトする現象を利用する。この手法により動作マージンを大きくできることを,65nm世代のSRAMセルで実証した。開発グループは今回の技術の詳細を,「2010 Symposium on VLSI Circuits」(2010年6月16~18日,米国ハワイ州ホノルル)で発表した(論文番号:4.4)。

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