「ISSCC 2010」の「Session 13: Frequency & Clock Synthesis」は,分周器・位相比較器・ループフィルタ・VCOから構成されるアナログ方式のPLLに関するセッションである。米SiTime社らが発表したMEMS発振器向けのFractional-N PLL(論文番号13.1)と,富士通研究所が発表した面積が0.3mm2と小さいISDB-T向けFractional-N PLLが注目である。一方,「Session 26: High-Performance & Digital PLLs」では,TDC(time-to-digital converter)やサブサンプリング技術を用いるデジタル方式のPLLのセッションである。TDCの線形性や分解能向上,低消費電力化の発表が相次いだ(論文番号26.1, 26.2, 26.3, 26.5,26.7, 26.8)。昨年登場したサブサンプリング型PLLの欠点を克服する新たな手法も登場した(論文番号26.4)。

ISDB-T/Tsb/Tmm向けに新しいFractional-N PLLが登場

 富士通研究所は65nm世代のCMOSプロセスで製造した周波数分解能1/7MHzのFractional-N PLLを発表した(論文番号 13.3)。分周器・位相比較器・チャージポンプをそれぞれ7個並列に配置し,これらをFIRフィルタとして動作させることでスプリアスを-29.5dBcから-61.2dBcへ改善した。さらに,位相比較器を用いた高速周波数補正技術によりPLLのロック時間を21.1μsに抑えた。

TDCの新規提案が相次ぐ,PLLのスプリアス性能向上と低消費電力化に貢献

 米Columbia UniversityとイタリアUniversity of Pavia,イタリアSTMicroelectronics社は,無線通信用に65nm世代のCMOSプロセスで製造した3.5GHzのAll-Digital PLL(ADPLL)を発表した(論文番号26.1)。TDCの非線形性によるフラクショナル・スプリアスを低減するため,TDCの入力にランダム遅延回路を設けた。ランダム遅延による位相雑音の劣化を抑える補正回路も搭載している。-45dBc程度だったスプリアスを-58dBcまで16dB改善した。

 NECとNECエレクトロニクスは,無線LANやWiMAX向けに90nm世代のCMOSプロセスで製造した2.1~2.8GHzのADPLLを発表した(論文番号 26.2)。参照クロックのタイミングに合わせ,必要な時のみTDCを動作させることで位相雑音性能と低消費電力の両立を図った。オフセット周波数300kHzでの位相雑音は-105dBc/Hz,消費電力は9.72mWである。

昨年登場したサブサンプリング型Integer-N PLL,位相雑音の次は参照周波数スプリアスの改善に挑戦

 オランダUniversity of TwenteとNational Semiconductor社は,サブサンプリング型PLLの課題であるスプリアスを大幅に改善することに成功した(論文番号26.4)。VCO出力信号をサンプリングする参照信号の位相を調整するDLL(Delay-Locked Loop)を設けることで,スプリアスを-80dBc以下に抑えた。出力周波数,オフセット周波数200kHzでの位相雑音,消費電力,面積はそれぞれ2.21GHz,-121dBc/Hz,3.8mW,0.2mm2である。