NECとNECエレクトロニクスは，AD（all digital）PLLを用いることで，間欠動作する無線端末の消費電力を大幅に低減する技術を開発した。2010年2月8日から開催中の「ISSCC 2010」で発表した（講演番号26.2）。開発した周波数シンセサイザは2.1GHz～2.8GHzの出力に対応し，WCDMAやWiMAX，ZigBeeといった無線通信LSIへの適用を想定する。間欠動作を前提とした場合，周波数シンセサイザの消費電力を従来比1/3に低減できるという。
無線回路を間欠動作させる場合，通常のアナログPLLではセトリング時間（周波数のロックアップ時間）の長さが障害となる。このため，アナログPLLと比べてセトリング時間を短くできるデジタルPLL（ADPLL）が適している。ただし，ADPLLにおいてアナログPLLと同程度の低雑音性能を実現しようとすると，消費電力が増大してしまうという課題があった。
今回開発したADPLLでは，（1）TDC（time-to-digital converter）を粗密の2段階とすることで消費電力を削減した上で，（2）ランダム信号発生器を設け，雑音のピークを抑制した。なお，一般に無線通信回路においては，RF部が7割程度の電力を占めており，このRF部の中でも特にPLL（周波数シンセサイザ）がその大半を占めている。
ADPLLは，90nm世代のCMOS技術で製造した。回路面積はアナログPLLの約1/2となる0.37mm2，消費電流は8.1mA（電源電圧1.2V）である。ループ帯域幅は500kHz。帯域内の位相雑音は-105dBc/Hzと，従来の低電力ADPLLと比べて1/20に低減した。1MHzオフセット時の位相雑音は-115dBc/Hzである。
なお，今回のISSCCではADPLL関連の発表の増加を受けてPLL専門のセッション（Session 26）が設けられた。NECによると，ISSCCにおいて日本企業がADPLL関連の発表を行うのは，同社が初めてという。
