【EDSF 2010】フロアプラン段階でSi基板の電源雑音を解析するツール，エイアールテックが出展
半導体プロセス技術の微細化に伴い，アナログ-デジタル混載（ミックスト・シグナル）LSIにおいてクロストーク雑音によるSN劣化やスプリアス発生などが深刻になってきた。CMOSロジックの動作時に生じる過渡的な電流変化と，それがSi基板に伝播して起こる基板クロストーク雑音を如何に解決するかが重要な課題となっている。
現在，こうした課題に向けて，米Apache Design Solutions, Inc.や米Cadence Design Systems, Inc.，仏CWS（Coupling Wave Solutions）SAなどのEDAベンダーが，サインオフ・レベルのSi基板・電源雑音解析ツールを市場で提供している。1月28日と29日にパシフィコ横浜で開催のEDS Fair 2010では，国内のEDAベンチャー企業がこの課題に対応するためのツールを発表した。
広島と神戸の大学が起点
このベンチャー企業は，エイアールテック（本社：広島県東広島市）で，設計初期のフロアプラン段階で使うことを想定したSi基板の電源雑音解析ツール「FPNA（Floor Plan Noise Analysis）」を出展した。同時に，同社のもつ雑音解析技術やその適用事例も紹介した。
エイアールテックは，広島と神戸の大学が起点となり2001年に設立された。アナログとミックスト・シグナルLSI技術の得意な大学の研究成果や人材を活用して，アナログ回路とRF回路の設計業務を行うほか，大手半導体メーカからミックスト・シグナルLSIのSi基板雑音解析業務を受託してきた。また，2009年の国際会議CICC（Custom Integrated Circuits Conference）では，半導体理工学研究センター（STARC），Apache Design Solutionsと連名で，ミックスト・シグナルLSIのサインオフ・レベルのSi基板の電源雑音解析手法を議論している。
エイアールテックは，基板雑音のモデル化や解析にあたっては，自社で開発したツールと市販ツールを併用しているが，今回，自社開発したツールの中からFPNAを市場に投入した。FPNAを投入した背景には，既存のサインオフ・レベル解析ツールが抱える問題がある。すなわち，LSI完成後，既存のサインオフ・レベル解析ツールは設計の下流で使うことを前提にしているため，検証して問題のあることが分かっでも，時間や工数を考えると，設計の上流には戻れずに，小修正しかできないのが現状だろう。
独自の圧縮機能を開発・搭載
そこで，FPNAでは，フロアプラン段階で手早く雑音の影響を評価し，複数の候補から最適なフロアアプランを選択したり，適切な雑音対策を見極めてそれを行うことで，手戻りのない設計の支援を行う。このために，FPNAは以下の二つの特徴的な機能を備えている。一つは，スプレッドシート形式に対応したフロアプラン・データ記述手法である。既存のサインオフ・ツールではレイアウト・データを使っていたが，FPNAではこの記述手法によって，フロアプラン設計を行う回路設計者に馴染みやすい解析環境を提供する。
二つ目の特徴は，独自の電源／接地配線・基板ネットワーク縮退機能である。「ISQED（International Symposium on Quality Electronic Design）2001」で発表されたF行列（Fundamental Matrix）演算により（関連資料），ノード数を2桁減少させることに成功している。F行列演算で求めたSi基板等価回路に，実装系モデル，および論理回路の容量充放電雑音モデル(TSDPC：Time Series Division Parasitism Capacity sequence)を合わせて回路シミュレーションを実行し，交流，過渡解析でSi基板の電源雑音を予測する。なお回路シミュレータ自体はサード・パーティの製品を用いる。
この手法では，既存のサインオフ・レベルの解析と比べて配線のモデルが簡略化されていることから，短TATでの処理が可能になっている。同一LSIを対象とした内製のサインオフ・レベル解析ツールGDSNA（GDS Noise Analysis)との比較では，22時間かかっていた処理が6時間で済むようになり，処理時間は1/3〜1/4ほどで同等の解析結果を得た。
なお，既存のサインオフ・レベルと同等の結果を得るためには、フロアプラン・データ記述がキーとなる。その中で，特にブロックの属性記述にノウハウを要するが，エイアールテックではこれを含めて，サポート，解析請負，技術指導，解析環境構築など，顧客の要望に応じて種々の形態で提供，受託するという。
