富士通マイクロ，TSMCの40nmプロセス向けSSTAライブラリを米AnovaのEDAツールで開発
米Anova Solutions Inc.と日本法人のアノーバ・ソリューションズの発表によると（ニュース・リリース），富士通マイクロエレクトロニクスと富士通VLSIが，AnovaのEDAツールを使って40nmプロセス向けのSSTA（statistical static timing analysis）ライブラリを開発した。
富士通マイクロは，自社の40nmプロセス向けのSSTAライブラリを，Anovaのキャラクタライゼーション・ツール「ChronoVA-LC」を使って開発した実績がある（Tech-On!関連記事1）。その後，富士通マイクロは自社ファブに固執しないファブ・ライト戦略に転換し，40nm以降のロジックLSIの量産は台湾TSMC（Taiwan Semiconductor Manufacturing Co. Ltd.）に委託することになった（同2）。
今回，この戦略転換に沿って，TSMCの40nmプロセス向けのSSTAライブラリを開発したようだ。さらに，Anovaによれば，富士通マイクロと富士通VLSIは，開発したライブラリとAnovaのSSTAツール「ChronoVA-SSTA」を，チップ設計のタイミング解析に適用した。ニュース・リリースには，富士通マイクロの横田昇氏（共通技術本部共通テクノロジ開発統括部 統括部長）のコメントが紹介されている。
「40nmプロセスの製品開発において，多数のコーナーに対応したライブラリ開発にChronoVA-LCを適用した。従来手法に比べて，ライブラリ品質とライブラリ開発期間の双方を大幅に改善できた。」（同氏）。
「また，今回，40nmプロセスのチップ開発にChronoVA-SSTAを初めて適用した。従来のSTA（static timing analysis）フローに比べて，タイミング収束させるための設計繰り返し数が減り，およそ一週間早く設計が完了した。なお，今回，ChronoVA-SSTAを適用したチップの規模は，共に1億トランジスタを超える」。（同氏）
「Anovaの製品が業界標準のモデル（CCSやCCS COMPACT，ECSMなど)をサポートしていることで，ライブラリ開発のTATの短縮や，SSTAの有効性を実製品であらためて実証できた。今後，富士通マイクロと富士通VLSIは，次期28nmプロセスの製品開発でもAnovaの製品を利用する予定である」（横田氏）。
