プロセス微細化が進むにつれて，半導体の設計や製造でバラつきの影響が大きくなっている。半導体に関してはさまざまなバラつきがあるが，中でも厄介なのが，隣接するトランジスタ間でも相関がない「ランダム・バラつき」と言える。そのランダム・バラつきの評価手法として，最近注目を集めているのが，「Takeuchi Plot」である。
Takeuchi Plotは，NECエレクトロニクス/MIRAI-Seleteの竹内潔氏が考案した手法で，それまで使われていた「Pelgrom Plot」で課題だったデバイス設計への依存性がないことが特徴となっている（Tech-On!関連記事）。その竹内氏が，「微細MOSデバイスにおけるランダムばらつき」というタイトルで，招待講演を行った（図1）。この招待講演は，11月12日と13日に電子情報通信学会シリコン材料・デバイス研究会と応用物理学会 シリコンテクノロジー分科会が東京で共催した研究会で行われた。
バラつきを五つに分類
竹内氏は，講演の中で，MOSトランジスタのバラつきを五つに分類した（図2）。（a）ウエーハ間バラつき，（b）ウエーハ内バラつき，（c）チップ内バラつき，（d）レイアウト依存バラつき，（e）ランダム・バラつきである。そして，それぞれのバラつきの主な原因を説明した。このうち，何らかのミクロな擾乱を原因とする，ランダム・バラつきが微細化の進捗で最も深刻になるとして，その原因を探る動機を述べた。
次に，Takeuchi Plot（筆者注：竹内氏自身はこう呼んではいない。われわれの開発した手法と言っている）とPelgrom Plotの違い（例えば，上述したデバイス設計への依存性の有無）を紹介し，それを使って解析した三つのトランジスタのバラつきの違いを説明した。
三つのトランジスタとはnチャネルFET（nFET），pチャネルFET（pFET），pFET（retro）である（図3）。三つ目のpFET（retro）は，基板不純物を表面のみ選択的に低下させたレトログレード・チャネルを持つpFETである。なおnFETとpFETは，基板不純物がほぼ均一にドープされている。これら三つのトランジスタのしきい電圧VTHの実測値をTakeuchi Plotしてみると，バラつきは，pFET（retro），pFET，nFETの順で大きくなることが分かる。
