「クロック・ゲーティングが主流，DVFSはこれから」，米社が低電力設計でアンケート
「低電力設計の今」を知ろうと，米Envis Corp.がLSI設計者や設計マネージャにアンケート調査を行なった（当該調査のページ）。同社は低電力化設計ツールの新興EDAベンダーである（Tech-On!関連記事1）。調査結果の中から，現在使っている低電力化技術を中心に紹介する。
この調査は，同社が6月に45th DAC（Design Automation Conference）に出展した際に実施した。合計で70名が筆記で回答している。70名の所属はIDM，ファブレス企業や設計サービス企業など。地域別では米国が多くて60％，日本は27％の回答者だった。
また，設計するLSIのアプリケーションは，民生が32％と多く，マルチメディア/グラフィックスが24％，無線通信が22％，ネットワーキングが20％で続いた。設計するチップの平均規模は3500万ゲート，平均の動作周波数は549MHzだった（図1）。
DVFSの採用率は3割以下
低電力化ではさまざまな設計技術が使われている。今回の調査では，クロック・ゲーティングを使っている回答者が70％以上と多かった（図2）。論理合成ツールで自動処理できることが利いていると見られる。
電圧や周波数の動的変更（図中では「DVS」と「DFS」）は設計が難しいこともあり，どちらも30％未満の採用にとどまった。1年以内に採用するという回答を含めると，パワー・ゲーティングの採用率は5割を超えるようになる。
RTLでの電力見積もりは少ない
消費電力の見積もりを行なう設計工程では，初期段階とゲート・レベル設計以降が多かった（図3）。最初に「Excel」などを使って大まかに見積もり（図中では左端の「Initial XL」，解析精度の高いレイアウト設計後にも実施するということだろう。
チップの大規模化などで，RTLをはじめとした抽象度の高い段階での消費電力解析が注目を浴びている。しかしこの調査では，RTLでの解析の比率は40％を下回っていた。
なお，ゲート・レベル設計以降での解析が主流のためか，消費電力解析の際には，VCDファイルを使ったダイナミック検証を実施しているという回答が全体の55％を占めた。
UPF/CPFは共に使う
EDA業界を2分して争われているパワー・フォーマットの標準化。候補は米Cadence Design Systems, Inc.派のCPFと，米Synopsys, Inc.，米Mentor Graphics Corp.，米Magma Design Automation, Inc.連合派のUPFである。しかし，両派のツールが混在したLSIの設計フローが一般的で，どちらか一方のフローは意味がないという意見も根強い（Tech-On!関連記事2）。
今回の調査でも，「両方を採用している」という回答が35％と最も多かった（図4）。またこの調査ではUPFの方がCPFよりも，採用しているという比率が高かった。
