リコー，米Cadenceの「論理合成とフロアプランナの合わせ技」の適用事例を発表
リコーは，米Cadence Design Systems, Inc.の論理合成ツール「RTL Compiler」と，その拡張機能「Predict QoS」を使って，画像処理LSIを設計した事例を発表した。Predict QoSは，Cadenceのフロアプランナ「First Encounter」のエンジンを使って，論理合成とレイアウト設計の誤差を縮小化する機能である（Tech-On!関連記事）。
この発表は，日本ケイデンス・デザイン・システムズが都内で7月17日/18日に催した「DA SHOW/CDNLive! Japan 2008」で行なわれた。登壇したのは，リコーの熊野義則氏（電子デバイスカンパニー画像LSI開発センター設計技術室スペシャリスト）である。
今回，熊野氏がRTL Compiler Predict QoSの適用事例として紹介した画像処理LSIは，リコーの複写機／複合機向けのチップで，90nmプロセスで製造する。回路規模は約750万ゲートで，最大クロック周波数は200MHzである。
今回のチップでは，トライアル・レイアウト設計を合計で3回実行して，RTLをブラッシュ・アップし，その後で本番のレイアウト設計を実行している。3回のトライアル・レイアウト設計のうち，1回目と2回目はPredict QoSを実行していない。
また，本番のレイアウト設計では，論理合成後にPredict QoSを実行しただけではなく，DFT回路挿入後にもう一度Predict QoSを実行して，配置配線ツールに入力するネットリストの改善を図った。
リコーは今回，Predict QoSの効果を確かめるべく，Predict QoSを行わなかった「トライアル・レイアウト設計2」と「本番レイアウト設計」の結果を比較した。Predict QoSを行った本番レイアウト設計は，Predict QoSの2回分の処理時間は増えるものの，その効果によって，クロック・ツリー合成前の配置配線設計の最適化処理時間が短縮した。
「Predict QoSの最適化によって，配置配線に入力するネットリストの質が向上したため」（熊野氏）という。また，伝統的なワイヤ・ロード・モデルに比べて，Predict QoSを行うフローの方が，論理合成後と，配置配線設計（SoC Encounterを利用）結果とのタイミングの相関性が高かった。
ただし，チップ中のブロックの詳細配置で，Predict QoSと，SoC Encounterとの間で差が出てしまうという問題があった。この問題は主に，Predict QoS中で使うFirst Encounterのパラメータ設定に起因するという。リコーは最初，Predict QoS中のFirst Encounterのパラメータを初期設定のまま使っていた。これだと，ブロック内でセルが固まって配置されてしまうなどの問題があった。
そこでリコーは複数のパラメータを変更して，Predict QoS中で使うFirst Encounterの処理を調整した。例えば，First Encounterの配置時に最適化を行う機能を「オン」にしたり，セル密度の設定用のパラメータの最適化で，効果があった。「Predict QoS中で使うFirst Encounterと，チップの最終配置配線ツールとの間でパラメータ値をそろえることで，両者の結果の相関性を高めることができそうだ」（熊野氏）。
講演の終盤で同氏は，現在のPredict QoSの課題と，Cadenceへの要望を述べた。例えば，Predict QoSをネットリストの改善だけではなく，最終の配置設計にも適用したい，という。「最終の配置配線設計は，CTS（クロック・ツリー合成）から実行するようにしたい」（同氏）とした。
