ルネサス，米Cadenceの動作合成の適用結果を発表
ルネサス テクノロジは，米Cadence Design Systems，Inc.の動作合成ツール「C-to-Silicon Compiler（以下C-to-S）」の適用結果を発表した。このツールの開発に当たって，Cadenceはルネサスや日立製作所の声を反映させたとしている（Tech-On!関連記事）。
今回のルネサスの発表は，日本ケイデンス・デザイン・システムズが都内で7月17日/18日に催した「DA SHOW/CDNLive! Japan 2008」で行なわれた。登壇したのは，ルネサスの藤井基継氏（製品技術本部設計技術統括部システム設計技術開発部 主任技師）である。
藤井氏が説明した適用事例は2件あった。どちらも画像処理のIPコアで，主にデータ処理部を対象に動作合成ツールを適用した。欲しい回路はどちらも，スループット1のパイプライン回路である。なお一つ目のIPコア（以下IP-1）では，人手による製品設計と並行して動作合成を行い，動作合成ツールの評価している。二つ目のIPコア（以下，IP-2）はIP-1より規模が大きく，SystemCの階層設計を行った。また，IP-2ではFPGA向けとASIC向けの二つのRTLを合成した。
記述量が1/3に
IP-1では，動作合成対象のデータ処理部のアルゴリズム記述はC言語で200行程度だった。それをSystemCに人手変換したところ300行程度に膨らんだ。これは入出力プロトコルやリセット動作，ヘッダを加えたからである。さらに，面積や動作速度の改善のために記述を変更して（＋50行），最終的には350行程度になった。
それでも同時に進めた人手設計のRTL記述に比べて約1/3の入力行数に抑えられた。またシミュレーションをRTLからSystemCにしたことで，シミュレーションに要する時間を約1/6に短縮できた。動作合成で得たRTLと人手設計したRTLで，チップ面積と動作速度はほぼ同じになったという。
なお，C-to-Sが内蔵するRTL Compilerのエンジンを使うことで，レイテンシやチップ面積がさらに改善した。IP-1の適用結果から，「制御が複雑でないデータパス部には，動作合成が適用可能」という結論を得た。
ASIC向けとFPGA向けを合成
もう一つの適用事例のIP-2は，IP-1の10倍程度のチップ面積が見込まれるため，階層的に動作合成を適用した。入力のSystemCを分割し，それぞれにC-to-Sを適用したほか，最上位階層のRTLもC-to-Sで得た。IP-2のC言語記述は約650行，それをSystemCにすると約900行になった。さらに階層接続やポート定義のために2700行を作成する必要があった。なお，増えた2700行の部分に関しては，「自動化や工数削減の余地がある」（藤井氏）とした。
IP-2では，一つのSystemCからレイテンシを変更して，同じ周波数で動作するASIC向けとFPGA向けのRTLを生成している。アルゴリズムからRTLを得る工数は人手の場合に比べて55％（45％の削減）だったという。
講演の最後に藤井氏は，今後の課題などを述べた。今後はSystemCベースの設計手法の普及拡大，C-to-Sのインクリメンタル合成機能を使ったECOフローの立ち上げ，低電力設計への対応を挙げた。またCadenceに対しては，C-to-SのECOや低電力設計への対応を求めた。
