Cadence社が動作合成ツールを発表，ルネサスや日立の声を反映して既存品の課題を解決
米Cadence Design Systems，Inc.は，動作合成システムの新製品「C-to-Silicon Compiler」を発表した（日本語版ニュース・リリース1）。IPコアの開発や再利用などに向ける。CadenceはC-to-Silicon Compilerの開発に際しては，ルネサス テクノロジや日立製作所といった顧客からのフィードバックを受けて，市場にある既存製品の課題を解決したとする。
今回の動作合成ツールの入力はC言語/C++/SystemCを使った動作記述/TLM記述（transaction level modeling）で，出力はHDLを使ったインプリメンテーション用のRTL記述，検証用のRTL記述，検証用のSystemCモデル（ラッパーで包んだRTL記述）である。今回の製品を使うと，既存の動作合成ツールと同様に，RTLで記述する場合に比べて，設計データ量を1/10に減らせる，とCadence社はいう。
そして，回路規模や性能などの設計品質（QoR）は「人手で設計した場合とほぼ同等にできる」（Cadence社）とする。ニュース・リリース１には，ルネサスの三輪 久晴氏（製品技術本部 設計技術統括部 統括部長）と日立の清水 照久氏（情報・通信グループ，ハードウェアモノづくり統括本部モノづくり改革本部 設計センタ長）のコメントが紹介されている。
制御回路でも高いQoR
Cadence社がC-to-Silicon Compilerによって解決したとする既存製品の課題は，主に次の四つである。すなわち，（1）制御回路のQoR，（2）ECO（engineering change order）対応，（3）設計データの再利用性，（4）検証工程への対応である。以下で，それぞれの概略を説明する。
まず，（1）制御回路への対応である。既存の動作合成ツールは「制御回路の処理が不得手」と言われ続けてきた。Cadence社によれば，制御回路部分のタイミングの見積もりが甘かったために，この問題が発生した。そこで同社は，動作合成ツールの「RTL Compiler」のエンジンをC-to-Silicon Compilerに組み込み，制御回路のタイミング見積もりの精度を確保した。「スケジューリング処理に問題はないのに，制御回路の遅延時間が大きくて動作しない回路が合成される事態の撲滅を狙った」（Cadence社）。
（2）のECOに関しては，「ECOが発生すると設計工数が急増する」（Cadence社）という課題の解決を図った。具体的には，「Behavioral Structure Timing（BST）Database」と呼ぶデータベースを用意して，基本的にすべての処理過程を記録しておくことにした。さらに，入力記述（TLMなど）とRTL記述の関連付けも，同データベース内で行なうようにした。こうしてトレーサビリティを上げて，ECO時の設計工数を短くした。
（3）の設計資産の再利用に関しては，C-to-Silicon Compilerの入力方法での解決を狙った。すなわち，入力の設計データの「機能」と「制約条件」の記述を，明確に分離するようにした。「既存の製品では，制約条件はコメント文として機能記述の途中で埋め込まれており，これが再利用性を下げていた」（Cadence社）。
（4）の検証に関しては，ラッパーでRTLを包んだSystemCモデルに加えて，FHM（Fast Hardware Model）と呼ぶRTLモデルを生成できるようにしたことが特徴である。FHMは，接続ミスのチェックなどでの用途を狙う。FHMはピン・レベルのインタフェースを備えるが，内部はRTLではなく関数になっている。FHMを使うと，時間概念なしのPV（Programmer's View）モデルの80〜90％の速度で高速検証できるという。
Calyptoと手を組む
さらに検証に関しては，Cadence社は米Calypto Design Systems, Inc.と手を組んだ（ニュース・リリース2：PDF）。これで，Calypto社のフォーマル・ベリファイア「SLEC System-HLS」を使って，C-to-Silicon Compilerの合成前後の等価性を検証できるようにした。ニュース・リリース2にも，ルネサスの三輪 久晴氏のコメントが紹介されている。
