米Co-Design Automation Inc.（ホームページ）は，複数の言語を同時に扱える論理シミュレータ「SYSTEMSIM」を発売した（リリース文１）。Verilog-HDL，Verilog2000，C言語/C++，SystemC，SUPERLOGが混在した設計の対話型論理シミュレーションができる。このうち，後ろ二つがC言語/C++の拡張言語。SystemCは米Synopsys, Inc.などのThe Open SystemC Initiativeが策定した（EDA Online関連記事１，同２）。「SystemCとほかの言語の同時検証ができる製品は今回が初めて」（Co-Design Automation社）という（リリース文２）。SUPERLOGは，Co-Design Automation社の言語で，「Verilog-HDLとC言語のそれぞれの特徴を生かして，新規開発した」（同社）（EDA Online関連記事３，同４）。

　Co-Design Automation社は，東芝などのSpecC・テクノロジー・オープン・コンソーシアムに加盟し，同コンソーシアムが推す言語「SpeC」（EDA Online関連記事５，同６）についても，近い将来対応するという。また，2000年後半中にはVHDLにも対応の予定である。今回の製品であるSYSTEMSIMは，C言語とSUPERLOGモデルのグラフィカル・デバグ環境「SYSTEMVIEW」と同梱して，即日出荷。SolarisとLinux上で稼動する。

　さらに，Co-Design Automation社は，SUPERLOGによる設計を支援するために，「SYSTEMEX」と呼ぶツールも発売した。これは，SUPERLOG記述からVerilog-HDL記述を抽出する。抽出したVerilog-HDL記述は，市販の論理合成ツールに入力できる。設計入力言語としてSUPERLOGを使うことで，Verilog-HDLより，記述が簡単になるという。SYSTEMEXも即日出荷で，SolarisとLinux上で稼動する。