日立，LSI/プリント基板の共通設計基盤の取り組みについて講演
日立製作所は，かねてより整備を進めてきたLSIとプリント基板の共通設計基盤について講演した。この講演は，日本ケイデンス・デザイン・システムズが7月12日と13日に東京で開催したプライベート・ショー「DA SHOW/CDNLive! Japan 2007」で行われた。
登壇したのは，日立製作所の丹場 展雄氏（情報・通信グループ ハードウェアモノづくり統括本部 モノづくり改革本部 設計センタ長）である（図1）。日立は2007年3月末に，米Cadence Design Systems，Inc.のEDAツール群を全面的に採用し，LSIやプリント基板の設計に標準的に適用できる設計フローやノウハウを蓄積した設計システムを構築したことを発表している(Tech-On!関連記事)。その設計システムは，（1）高位設計，（2）ハードウエア・アクセラレータの導入による高速論理検証，（3）LSI全体の動作速度を考慮した高品質論理合成などから成る。今回の講演では，これらの具体的な取り組み状況について明らかにした。
トップダウンの論理合成フローを新たに構築
（1）高位設計については，SystemCに基づく設計フローを披露した（図2）。SystemCを導入した狙いは二つある。一つは，記述量削減と検証高速化による論理設計効率の大幅向上である。もう一つは，上流でのソフトウエアの早期検証である。SystemCで機能記述したハードウエア部は動作合成ツールを通じてRTLデータに変換する。丹場氏は動作合成の評価結果を明らかにした。各種基本回路について，動作合成ツールで生成したRTLと人手によるRTLを比較したところ，120の回路で人手と同等サイズのRTLを動作合成により生成できたという。動作合成ツールは外部ベンダーと共同開発したものを用いているようだ。
（2）高速論理検証については，Cadence社のハイエンド機能検証向けハードウエア・アクセラレータ/論理エミュレータ「Palladium III」を導入している（図3）。Cadence社はPalladium IIIの実行速度として2MHz程度が可能としているが，今回，日立はPalladium IIIを750KHz〜1.5MHzの実行速度で動作させているという。コンパイル時間は100万ゲート当たり2分程度で，全信号を観測しているとした。
（3）論理合成については，Cadence社の「RTL Compiler」に基づくトップダウン合成フローを新たに構築した（図4）。従来設計フローでは，初期合成，トポロジ解析，ボトムアップ合成，STA解析という順番で処理していたが，STA解析からボトムアップ合成への手戻りが多く発生していた。新設計フローでは，初期合成，トポロジ解析の後に，トップダウン合成とSTA解析を同時並行的に進める。これにより設計期間を短縮できるという。丹場氏が明らかにした論理合成評価結果では，新設計フローにすることで従来フローに比べて，設計期間を31％減，処理時間を53％減にできたとする。
