Cadence，論理設計とレイアウト設計の間の手戻り削減を狙った新設計手法を発表
米Cadence Design Systems，Inc.は，LSIの論理設計とレイアウト設計の間における設計クロージャ（収束）の課題解決を狙った設計手法「Cadence Logic Design Team Solution」を発表した。2007年7月12日〜13日に同社が東京で開催中の「DA SHOW」に併せて明らかにしたもの。
具体的には，論理合成段階において実際のレイアウト・エンジンに基づく高精度のタイミング情報を用いて，消費電力や回路面積のトレードオフを検討できるようにする。このために，Cadence社の論理合成ツール「Encounter RTL Compiler」とプロトタイピング/配置ツール「First Encounter」を以下に示す方法で統合活用するようにした。すなわち，First Encounterの仮想プロトタイピング機能を，Encounter RTL Compilerの環境下で利用できるようにする。これにより，論理設計段階とレイアウト設計段階におけるタイミングの差異を少なくできる。論理設計者とレイアウト設計者の間の手戻り（イタレーション）を減らせるため，従来より短い時間で設計を収束させることができるとする。
従来，論理合成段階では，統計的な情報に基づくワイヤロード・モデルを用いることが一般的だった。ワイヤロード・モデルではすべての配線についてファンアウト数（配線長）が等しいと仮定するため，それぞれの配線長が異なる実際のレイアウト・データとはタイミングのズレが生じていた。このズレを吸収するため，これまでは論理設計者が一定のタイミング・マージンを確保する必要があった。しかし，微細化の進展に伴い，動作余裕が減ってきたため，このマージンにメスを入れる必要が出てきた。今回のCadence Logic Design Team Solutionの発表はこうした状況が背景にある。
