【VLSI速報】ミリ波無線用CMOS回路，実用化へ向けた回路技術の報告が相次ぐ
「2007 Symposium on VLSI Circuits」のSession 17「MM-Wave Building Blocks」では，ミリ波を用いた無線用の回路技術に関する発表が相次いだ。ここ数年のCMOS技術を用いたミリ波無線用回路の研究の盛り上がりを反映して，今回のシンポジウムでもミリ波回路に関するさまざまなアイデア，試みが報告された。
ミリ波無線用CMOS回路は，これまでは大学からの発表が主だったが，Wireless HDMIなどの具体的なコンシューマ用アプリケーションが見えてきたこともあり，この研究分野でも企業からの報告が増えつつある。また，集積度の向上やプロセスのバラつきに対応できる周波数可変域の広い回路といった，実用化に向けた研究にフェーズが移りつつある。今後，CMOSミリ波トランシーバの実用化への動きが加速し，近い将来のワンチップ・トランシーバの実現が期待される。
東芝からは，アンテナ，LNA，ダウンコンバージョン・ミキサ，周波数シンセサイザをワンチップに集積した60GHz帯CMOS受信機に関する報告があった（講演番号17-1）(Tech-On!関連記事)。Siチップで問題となる配線基板間の寄生容量を介した基板への信号電力損失を防ぐために，各回路ブロック間の長距離信号伝送には，多層配線を用いて構成したコプレーナ構造のオンチップ伝送線路を用いた。また，誘導性のショート・スタブを各所に用いることで，トランジスタに付随する寄生容量をキャンセルして利得の低下を防いだ。90nm世代のCMOSプロセスで製造した受信機チップは，120mAの消費電流で，21.8dB以上の利得および8.4dBのNFを持つ。
米IBM Corp.，米Massachusetts Institute of Technology（MIT）および米Yale大学の共同グループは，75GHzで動作するPLLのフロントエンド回路を発表した（講演番号17-2）。65nm世代のSOI CMOSプロセスを用いている。低寄生容量という特徴をもつSOI構造において，フィンガー構造MOSFETのゲート間隔を最適化すること，およびゲート・ドレイン間容量を削減することで，MOSFETの遮断周波数を高めている。この結果，LCタンクの容量可変域を大きく確保した周波数可変域の広いVCO，およびロック・レンジの広い抵抗負荷型ラッチで構成した分周器を75GHzで動作させることができた。試作したPLLのフロントエンドは，中心周波数が75GHzで5.9％の周波数可変領域を有し，プロセスのバラつきによりインダクタが5%，バラクタが10%変動しても動作する。
76GHzで発振する周波数可変域の広いVCOを報告したのが東京大学である(講演番号17-3)。一般にLCタンクのQ値を上げるためには，インダクタンス値をある程度大きくする必要がある。同大学は，低損失のインダクタをコプレーナ構造のリング状伝送線路を用いて形成することで，10pHという小さなインダクタを用いながら，発振および低位相雑音動作に必要なQ値を持つLCタンクを構成できた。インダクタンス値を小さくすることで，容量可変幅を大きく取れる。90nm世代のCMOSプロセスで試作したチップは，電源電圧0.7V，消費電流19.4mAにおいて，中心周波数が76.5GHzで動作し，従来のミリ波用CMOS-VCOの2倍以上にあたる7%の周波数可変域を持つ。
台湾National Taiwan Universityは，MOSFETの遮断周波数に近い周波数でVCOを発振させるためのアドミタンス変換方式を提案した（講演番号17-4）。オンチップの伝送線路の両端に二組の交叉接続MOS差動対をつなぐことで，線路の一端の寄生容量を他端から見た負性容量に変換し，差動対の寄生容量をお互いにキャンセルさせるというアイデアである。本手法を用いることで，180nm世代という比較的こなれた低コストのCMOSプロセスを用いながら63GHzで発振するVCOを試作した。
