【IEDM】Intel，プロセサ混載狙うフィンFET型SOIメモリーを開発
米Intel Corp.は，プロセサ混載SRAMの代替を狙い，完全空乏型SOI（silicon on insulator）による揮発性メモリーを開発した。チャネルを二つのゲートで制御するフィンFET型にすることで，プレーナ型の課題だった，微細化に伴うロジック部の動作速度の低下を防げる。米国サンフランシスコで開催中の「2006 IEDM」で発表した（講演番号21.3）。
微細化に伴うロジック部の動作速度の低下を防ぐ
SOI構造による揮発性メモリー（以下，SOIメモリー）は，BOX（buried oxide）層上のSi膜（SOI膜）に電荷が蓄積されてトランジスタのしきい値が変化する効果（浮遊ボディ効果）を利用する。SOI膜を薄くしてメモリーを完全空乏型で動作させる場合，微細化に伴うリーク電流や絶縁破壊が起こりにくい。しきい値を制御するためにSOI膜に添加する不純物を，部分空乏型に比べて少なくできることによる。その一方で，微細化に伴ってロジック部を構成するSOIトランジスタの動作速度が低下しやすい問題がある。微細化する際，電荷の発生に必要な基板側のゲート（バック・ゲート）の電圧を下げるためにBOX膜を薄くすると，寄生容量が増加するためである。
今回Intelは，SOIメモリーのチャネルをフィン型にし，これをフロント・ゲートとバック・ゲートで左右から挟む構造にした。バック・ゲートが絶縁膜を介してチャネルと接しているため，微細化に伴ってバック・ゲート電圧を下げる際にBOX膜を薄くする必要がない。この構造では，セル面積は8F2（Fは設計ルール）相当となる。今回は，BOX層が150nm厚の条件でゲート長70nm，フィン幅30nmのFETを作製し，BOX膜がこれよりも薄いプレーナ型と同等以上のデータ保持特性を得られることを確認した。
フィン幅の縮小でデータ保持特性の改善が可能
今回の構造は，微細化に伴うロジック部の動作速度の低下を防げること以外にも利点がある。微細化に伴うデータ保持特性の劣化を抑えられることである。ゲート長を短くすると，電荷を貯めるSOI膜の体積が減るので一般にはデータ保持特性が劣化する。ところが，フィン型ではフィン幅を短くすることでそれを補える。フィン幅を短くすると，フロント・ゲートとバック・ゲートの容量結合が大きくなるために，電荷が蓄積されている状態（データ“1”）とそうでない状態（データ“0”）でのSOI膜の電荷密度の差が大きくなることによる。
SOIメモリーの開発は，大手LSIメーカーでは米IBM Corp.や東芝が手がけており，両社はIntelと同じセッションで最新の成果を発表した（講演番号21.1および21.2）。IntelがSOIメモリーの開発成果を披露したのは，「おそらく今回が初めて」（大手SOI基板メーカーの技術者）という。Intelのプロセサは現状ではバルクSi基板を使っているが，混載プロセスを開発すれば，今回のような「SOIメモリーの搭載も可能」（Intelの発表者）と見る。
