【FPF】富士通，デュアル・コア構成を採る次世代SPARCチップの詳細を発表
2005/10/26 09:08
6Mバイトの2次キャッシュを搭載する
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富士通は，2005年10月25日から米国サンノゼで開かれている「Fall Processor Forum」で，2006年に投入を予定しているSPARCアーキテクチャに基づく次世代マイクロプロセサ「SPARC64 VI」の詳細を明らかにした。2個のCPUコアと6Mバイトの2次キャッシュなどを集積したデュアル・コア構成を採る。最大動作周波数は2.4GHzである。90nmルールで設計する。トランジスタは5億4000万個。チップ寸法は20.38mm×20.67mmと大きい。消費電力は120Wに達する。
1つのCPUコアで最大2個のスレッドを並列処理するマルチスレッド機能を実装した。2個のコアで処理するスレッドの数が2本を超えると自動的にマルチスレッド機能を起動する。同じCPUコアにおけるスレッドの切り替えは，2次キャッシュにヒットしなかったときや，割り込みが発生したときに行なう。このほかタイマやマルチスレッド処理を制御する命令によっても，切り替えられる。
SPARC V9アーキテクチャでは156エントリの汎用レジスタを定義している。スレッドを切り替える際に，すべてのエントリを1サイクルで退避することが難しいため，「Current Window Register」と呼ぶ現在アクセス中のデータをコピーしておく48エントリのレジスタを用意しこれを利用することで，コンテクスト・スイッチのオーバヘッドを回避した。2本のスレッドを並列処理する機能を組み込んだことにより最大20％性能が向上した。CPUコアのゲート規模増大は2%以下という。
