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HOMEエレクトロニクス電子設計 > こうすればPLLのシミュレーションは高速,かつ正確になる:ASP-DAC技術講演から

こうすればPLLのシミュレーションは高速,かつ正確になる:ASP-DAC技術講演から

  • 益子耕一郎=半導体理工学研究センター 
  • 2005/01/21 13:40
  • 1/1ページ
中国上海で開催中のLSI設計の国際会議「ASP-DAC 2005」。セッション5D「Analysis and Simulation Techniques」では,アナログとRF回路を対象にした解析やシミュレーションについて議論された。最初の講演は,米University of MinnesotaのJaijeet Roychowdhury教授らによる「Fast PLL Simulation Using Nonlinear VCO Macromodels for Accurate Prediction of Jitter and Cycle-Slipping due to Loop Non-idealities and Supply Noise」だった。今年度の優秀論文候補にもなっている論文であり,聴衆も多く多数の質問が出た。
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