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HOMEエレクトロニクス電子デバイスプロセス製造技術総覧 > 【第7回●ゲート・プロセス:原理&動向編】SiO2からhigh-k/メタルへ、材料革新で薄膜化の限界を突破

プロセス製造技術総覧

【第7回●ゲート・プロセス:原理&動向編】SiO2からhigh-k/メタルへ、材料革新で薄膜化の限界を突破

  • 鄭 基市(東京エレクトロンAT ESD開発技術部門)
  • 2013/03/27 00:00
  • 1/4ページ


連載の第7回と第8回では,MOS FETの性能を左右するゲート・プロセスを取り上げる。MOS FETはSiO2ゲート絶縁膜の薄膜化によって高性能化を達成してきた。その薄膜化が,ここへ来て限界に達しつつある。SiO2膜の厚さが2nm前後に達し,リーク電流が無視できなくなったためである。今後はリーク電流を抑制できる高誘電率(high-k)ゲート絶縁膜が欠かせなくなる。さらに薄膜化を加速するためには金属のメタル・ゲートが必要になる。数十年にわたってMOS FETの根幹を支えてきたSiO2系のゲート絶縁膜を新材料に置き換えることは大きな挑戦となる。

 MOS FETの高性能化・低消費電力化を進める上で欠かせないのが,ゲート絶縁膜の薄膜化である(図1)。ゲート絶縁膜にはこれまでSiO2やSiONといった材料が使われてきた。しかし,これらの材料では薄膜化と共にリーク電流が急増してしまう。これを防ぐためには,高誘電率(high-k)ゲート絶縁膜と呼ぶ新しい材料が必須になる。また,ゲート絶縁膜の電気的な膜厚をさらに薄くするためにはゲート電極に金属材料を使うメタル・ゲートが必要になる。

図1●SiO2換算膜厚1nm以下目指す
ゲート絶縁膜は,熱酸化で形成するSiO2膜からSiON膜へと進化した。将来はhigh-k膜とメタル・ゲートの導入によってSiO2換算膜厚1nm以下を達成していく。著者のデータ。
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原理●高速化のカギ“薄膜化”

 MOS FETの代表的な性能である遅延時間は,駆動電流に反比例する(図2)。その駆動電流はゲート容量に比例し,ゲート長に反比例する。このため,ゲート絶縁膜を薄くすることによってゲート容量を増やすと共に,ゲート長を短くすれば,駆動電流は増大する。その結果,遅延時間は短くなる。このように,ゲート絶縁膜の薄膜化はMOS FETの高性能化を進める上で重要な技術といえる。

図2●ゲート容量を増やしてMOS FETの遅延時間を削減
ゲート絶縁膜を薄くしてゲート容量を増やせば,駆動電流は増大し,MOS FETの遅延時間は短くなる。著者のデータ。
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