半導体製造 プロセス技術や工場の動向を知るための
 

【第7回●ゲート・プロセス:原理&動向編】SiO2からhigh-k/メタルへ、材料革新で薄膜化の限界を突破

鄭 基市(東京エレクトロンAT ESD開発技術部門)
2013/03/27 00:00
出典:日経マイクロデバイス、2006年5月号 、pp.90-94 (記事は執筆時の情報に基づいており、現在では異なる場合があります)
印刷用ページ


連載の第7回と第8回では,MOS FETの性能を左右するゲート・プロセスを取り上げる。MOS FETはSiO2ゲート絶縁膜の薄膜化によって高性能化を達成してきた。その薄膜化が,ここへ来て限界に達しつつある。SiO2膜の厚さが2nm前後に達し,リーク電流が無視できなくなったためである。今後はリーク電流を抑制できる高誘電率(high-k)ゲート絶縁膜が欠かせなくなる。さらに薄膜化を加速するためには金属のメタル・ゲートが必要になる。数十年にわたってMOS FETの根幹を支えてきたSiO2系のゲート絶縁膜を新材料に置き換えることは大きな挑戦となる。

 MOS FETの高性能化・低消費電力化を進める上で欠かせないのが,ゲート絶縁膜の薄膜化である(図1)。ゲート絶縁膜にはこれまでSiO2やSiONといった材料が使われてきた。しかし,これらの材料では薄膜化と共にリーク電流が急増してしまう。これを防ぐためには,高誘電率(high-k)ゲート絶縁膜と呼ぶ新しい材料が必須になる。また,ゲート絶縁膜の電気的な膜厚をさらに薄くするためにはゲート電極に金属材料を使うメタル・ゲートが必要になる。

図1●SiO2換算膜厚1nm以下目指す
ゲート絶縁膜は,熱酸化で形成するSiO2膜からSiON膜へと進化した。将来はhigh-k膜とメタル・ゲートの導入によってSiO2換算膜厚1nm以下を達成していく。著者のデータ。
[画像のクリックで拡大表示]

原理●高速化のカギ“薄膜化”

 MOS FETの代表的な性能である遅延時間は,駆動電流に反比例する(図2)。その駆動電流はゲート容量に比例し,ゲート長に反比例する。このため,ゲート絶縁膜を薄くすることによってゲート容量を増やすと共に,ゲート長を短くすれば,駆動電流は増大する。その結果,遅延時間は短くなる。このように,ゲート絶縁膜の薄膜化はMOS FETの高性能化を進める上で重要な技術といえる。

図2●ゲート容量を増やしてMOS FETの遅延時間を削減
ゲート絶縁膜を薄くしてゲート容量を増やせば,駆動電流は増大し,MOS FETの遅延時間は短くなる。著者のデータ。
[画像のクリックで拡大表示]

ここから先は日経テクノロジーオンライン有料会員の方のみ、お読みいただけます。
・会員登録済みの方は、左下の「ログイン」ボタンをクリックしてログイン完了後にご参照ください。
・会員登録がお済みでない方は、右下の「有料会員に申し込む」ボタンをクリックして、申し込み手続を完了させてからご参照ください。

【9月18日(金)開催】
高精細映像時代に向けた圧縮符号化技術の使いこなし方
~H.265/HEVCの基礎から拡張・応用技術とその活用における心得~


本セミナーでは高品質、高信頼、高効率に製品化するために標準化された高圧縮符号化技術、H.265/HEVCについて、その基盤となった符号化技術の進展から映像・製品特性に適切に圧縮符号化技術を使いこなす上で知っておきたい基本とH.265/HEVCの標準化、実装、製品化に向けた基礎及び拡張技術の理解と活用の勘所等について詳解します。詳細は、こちら
会場:中央大学駿河台記念館 (東京・御茶ノ水)

マイページ

マイページのご利用には日経テクノロジーオンラインの会員登録が必要です。

マイページでは記事のクリッピング(ブックマーク)、登録したキーワードを含む新着記事の表示(Myキーワード)、登録した連載の新着記事表示(連載ウォッチ)が利用できます。

協力メディア&
関連サイト

  • 日経エレクトロニクス
  • 日経ものづくり
  • 日経Automotive
  • 日経デジタルヘルス
  • メガソーラービジネス
  • 明日をつむぐテクノロジー
  • 新・公民連携最前線
  • 技術者塾

Follow Us

  • Facebook
  • Twitter
  • RSS

お薦めトピック

日経テクノロジーオンラインSpecial

記事ランキング