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【第3回●CMOSデバイス(2)】マイクロプロセサ、MOSトランジスタと配線を学ぶ

角 南英夫(広島大学ナノデバイス・システム研究センター)
2013/03/21 00:00
出典:日経マイクロデバイス、2006年3月号 、pp.93-96 (記事は執筆時の情報に基づいており、現在では異なる場合があります)
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第2回でCMOSデバイスのうち、DRAM、SRAM、フラッシュ・守り―、FeRAM、MRAMを見てきた。第3回はマイクロプロセサについて紹介する。さらにその基本素子であるMOSトランジスタと配線について説明する。いずれも新材料が続々と導入されているのが特徴といえる。

処理能力が100万倍に向上

 マイクロプロセサの最大の課題は,処理能力の向上である。処理能力はチップ当たりの機能と動作周波数(クロック周波数)の積に比例する。図5に示すように1970年からの30年間で,動作周波数は1000倍,回路ブロック全体の機能は1000倍になり,これらの積の総合処理能力は約100万倍になった。

図5●マイクロプロセサの高速化は4GHzで頭打ちに
米Intel Corp.は,2004年に4GHz以上のクロック周波数を使わないと発表した。複数のプロセサで並列に演算する“マルチコア”で高性能化を図る。著者のデータ。
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 プロセサの処理性能向上は論理回路を大量に集積し,より速く動作させることで達成される。動作周波数の上限を決めるのは,長距離配線を駆動する電流源の電流駆動能力と長距離配線の寄生容量である。高速動作のためには駆動能力を高め,寄生容量の値を低減すれば良い。また,電流源の能力を高めるためには電源電圧を高くするか,トランジスタの駆動能力を高めれば良い。現在はトランジスタの微細化に伴って耐圧が低下し,かつ消費電力の低減のために電源電圧は下げる方向である。このため,トランジスタの駆動能力の増大に注力することになる。

 実際のプロセサでは,速度を左右する配線の距離を短くするだけではなく,動作周波数を上げるために,より微細なデバイスや配線を使う。しかし,これは配線間隔を狭め,線間容量を増大させる。このジレンマを打開するため,チップ上の多層配線層数を増やして,高い周波数の信号を使う長距離の配線は上層部に置き,配線間の距離を広げる。これによって寄生容量を削減する。

 また,低誘電率(low―k)の絶縁膜を使うことも効果がある。配線金属や他のプロセス技術,LSIとの相性を勘案すると,比誘電率(k)が2.5以下ではまだ決定的な材料が見つかっていない15)。材料に小さな空孔を導入し,実質的に誘電率を下げる方法もある。空孔の導入によってkは下がるが,それに伴って加速度的に機械的強度が弱くなる。特に,CMP(化学的機械研磨)プロセスに対して数GPa以上の強度が必要と言われており,kと強度の最適化が必要である。

短チャネル効果を抑制

 MOSトランジスタは「微細化すると,駆動電流が増して高速動作し,消費電力が減少し,高密度化もできる」という好ましい特性を持っている。これに理論的裏付けを与えたのがスケーリング則16)であり,恒常的な微細化を促進する力となった。

 トランジスタの駆動能力は,ゲート絶縁膜の比誘電率とキャリヤの移動度,チャネル幅の積に比例し,ゲート絶縁膜厚とチャネル長の積に反比例する。駆動能力を高めるためにチャネル長を短くすると,ソース・ドレイン間の耐圧が低下するだけではなく,ドレイン電流が飽和しない短チャネル効果が表れる。これを防ぐため,図6のようにトランジスタのソース・ドレイン構造が改良されてきた。また,比誘電率の高いゲート絶縁膜が望まれ,現在はHfSiO系の材料の実績が積み上がりつつある。

図6●ソース・ドレイン構造の進化で短チャネル効果を抑制
短チャネル化によってソース・ドレイン間の耐圧が低下してしまう「短チャネル効果」を抑制するためにソース・ドレイン構造の改良が求められている。著者のデータ。
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 正常なMOSトランジスタは,しきい電圧以下のサブスレッショルド領域では約70mVだけゲート電圧が低下すると,ドレイン電流が1ケタ下がる(70mV/ケタ)。しきい電圧を十分高くできればゲート電圧が0Vの時にドレイン電流(リーク電流またはサブスレショルド電流)は10-12A以下に抑えられる。しかし,マイクロプロセサでは大きな駆動電流を得るため,しきい電圧を低くせざるを得ない。トランジスタ数がすでに1億を超えた現在のマイクロプロセサでは,リーク電流がAオーダーになることもあり,高速化を狙うと大きな障害となる。そのため,動作させない回路ブロックの基板電位を低くする方法,または接地電位を上げて実質的に基板電位を低くする方法などの試みが始まった。

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