アナログ エレクトロニクスを支える基盤技術
 

第2回:ISSCCに見るアナログ分野のトレンド(2009~2011年)

ISSCC 極東委員会
2011/03/28 00:00
出典:日経エレクトロニクス、 (記事は執筆時の情報に基づいており、現在では異なる場合があります)
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前編より続く

 連載の第2回は,日経エレクトロニクスの「ISSCC(IEEE International Solid-State Circuits Conference)」のプレビュー記事から2009~2011年のアナログ分野のトピックスを取り上げ,技術トレンドを見る。ISSCCにおけるアナログ分野のセッションは,2008年に引き続いて2009年も3セッションだったが,2010年には「アナログ」セッションから「PLL」セッションが独立して合計4セッションになった。しかし,2011年は再びPLL関連の発表が「アナログ」セッションに吸収され,3セッション体制に戻った。(Tech-On!)


ISSCC 2009に見るアナログ

低Chopping雑音のCMOSアンプや
サブサンプリング方式のPLLが登場

 前回に続き今回もアナログ回路の高性能化技術の発表が相次ぐ。計測制御装置向けCMOSアンプの高精度化技術や,離散時間アナログ信号処理を活用した PLL(phase-locked loop),オーディオ用D級アンプの電力効率向上など,独特なアナログ技術の提案が数多くそろった。

 中でも目を引くのは,CMOSアンプの進展ぶりだ。計測制御装置や各種センサの性能向上に伴い,リプルなどの雑音成分を抑制した高精度のアンプに対する需要が高まっている。オランダDelft University of Technologyは,Chopping技術を採用した高精度CMOSアンプを発表する[19.1]。CMOSアンプの精度向上には,一般に Chopping技術が用いられる。ただし,リプルが発生しやすいという課題があった。Delft Universityは独自のリプル除去用フィードバック回路を適用し,リプルを1/1100にまで低減した。

 PLLでは,デジタル補正技術に代わって離散時間アナログ信号処理の導入が注目点だ。オランダUniversity of Twenteは,位相検出器にサブサンプリング技術を採用したInteger-N型PLLを発表する[23.2]。サブサンプリング技術を導入することで,分周器も不要となった。位相雑音と消費電力では,世界トップクラスの性能を達成した。

 オーディオ用アンプでは,オランダ NXP Semiconductors社が,1チャネル当たり460Wと,超高出力のD級アンプを発表する[26.6]。パワーMOSFETのオン/オフのタイミングを適応的に制御することで,スイッチング時の出力のオーバーシュートを抑制した。これにより,従来比40%増の高出力を実現している。プロセスは,SOI-BCD(バイポーラCMOSとDMOSを組み合わせたもの)である。

(藤本 義久=シャープ 電子デバイス事業本部)

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(出典:日経エレクトロニクス,2009年1月12日号,p.60)

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