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競争力の高いSoCを作る(前編)――「高歩留まりで小面積のSoC作製にはバラつきと雑音の考慮が不可欠」

eMemory Technology Inc.(元NEC) 湯川彰氏

安保 秀雄=編集委員
2009/04/27 12:24
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 大規模LSI(SoC:system on chip)の設計が終わらず何度も変更を繰り返す,歩留まりが上がらない,製品化したがチップ面積が大きく競争力がない――LSI製造プロセスの微細化が進む中,こういった問題が頻繁に発生するようになった。その原因の一つとして,設計でバラつきや雑音を十分に考慮できないことが挙げられる。

 これらは地道でなかなか日の当たりにくい課題だが,バラつきや雑音の問題を予測し,それを考慮して設計できれば,先端LSIの設計/製造で優位に立ち,LSIの競争力が格段に増す可能性がある。

 NECやNECエレクトロニクスで長年,アナログ回路やメモリ,SoCなどの開発に携わり,現在は台湾eMemory Technology Inc.のSenior Advisorを務める湯川 彰氏に,バラつきや雑音に関する技術の現状と今後の取り組み方を聞いた。(聞き手は安保秀雄=編集委員)

問 最近のLSIでは,バラつきや雑音がなぜ重要になっているのでしょうか。

湯川 彰氏
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湯川氏 以前は,バラつきや雑音は主として製造における管理項目で,設計ではあまり考慮していませんでした。それでもそれほど大きな問題にはならなかったのですが,最近は突然動作が止まる,歩留まりがボロボロ,といった状況をよく聞きます。バラつきや雑音がその原因になることが増えています。

 バラつきや雑音は,電源電圧とも非常に密接な関係があります。スケーリング則では微細化の進展に応じて電源電圧を下げ,寸法や速度,消費電力,耐圧などを最適化することになっていました。ところが,実際には電源電圧は下げ止まっています。10年近く前は,2008年頃にゲート長が45~50nmで電源電圧が0.5~0.6V程度になるとLSI業界で予測されていました。しかし,現在は1.2V程度で横ばいになっています。

 電源電圧を下げられないと,消費電力が大きくなり,デバイスの信頼性の面でもよくありません。電源電圧を下げたいのに下げられない主な理由として,動作周波数の向上や待機時リーク電流の抑制などがありますが,このほかにバラつきや雑音が挙げられます。電源電圧を下げると通常は信号電圧も小さくなりますが,バラつきや雑音の絶対量は変わらず,微細化でむしろ大きくなります。これによって回路動作のマージンが小さくなり,誤動作が発生しやすくなります。

バラつきの影響が大きいSRAMやアナログ回路

問 まずバラつきについて伺います。バラつきは,どのような回路で問題を起こしているのでしょうか。

湯川氏 特に問題になっている回路はSRAMのメモリ・セルです。最近のSoCでは,メモリを1Mビット程度搭載するのは当たり前になっています。1ビットの不良ももちろん許されません。

 ここで,トランジスタのしきい値電圧Vthを例に考えてみましょう。正規分布では5σ以上外れる確率は,3×10-7(1000万個のうち約3~4個)です(σは標準偏差)。Vthのバラつきが5σ以上のトランジスタは,1Mビット(およそ600万個のトランジスタ)の中にいつも1~2個あることになります。メモリ・セルのデータを読み出す回路がVthのバラつきに強ければよいのですが,バラつきが5σのときに回路の不良(誤動作)が発生してしまう設計であると,1Mビットの中に不良を引き起こすトランジスタがいつもあるので,歩留まりはほとんど0%になってしまいます。

 Vthのバラつきが6σ以上外れるものは正規分布では10-9(10億個のうち約1個)であり,167Mビット分のメモリに1個という割合になります。バラつきが5σでも回路が動作し,6σのときに不良が発生するという設計であれば,1Mビットが167個あって不良が1個発生するので,メモリが原因の不良は支配的でなくなります。つまりVthのバラつきが6σでも回路が動作するように設計することが望ましいといえます。

 ところで,90nm世代ではメモリセル・トランジスタの標準偏差を30mV内外と見積もることができるので,6σは180mVになります。しきい値電圧Vthが0.5Vであれば,Vthは計算上,0.32~0.68Vまでバラつくことになります。このような状況で電源電圧やゲート電圧を下げると,セル内トランジスタの読み出し電流がアクセスされたメモリ・アドレスによって1~2桁も変わり,仕様通りに動かなくなる場合が増えてしまいます。

 DRAMやフラッシュ・メモリでは,スペア・メモリを搭載しています。大規模なSRAMでもスペア・メモリで冗長構成を採用しますが,ASICなどではチップ上に小規模なSRAMをたくさん載せることが多いので,スペア・メモリの入れ方が悩ましくなります。また,ASICの選別工程でスペア・メモリの切り替え処理を行うと,その分,工数が増えます。ASICのテスタはメモリ・テスタに比べ桁違いに高価なので,コストアップの原因となるので,スペア・メモリを搭載しにくいと言えます。

 A-D/D-A変換器などのアナログ回路も,スケーリングによってバラつきが大きくなったために,所望の特性が得られず再設計することが多くなりました。トランジスタの寸法を大きくすればバラつきの影響は小さくなりますが,回路の面積が相対的に増大します。面積が大きくなってもよければ,1回の設計できっちり動くものを作りやすくなります。面積を小さくしようとすると,何回もリワーク(再設計)することが増えてきます。特性が仕様通りで,面積が小さく,一発で動作するものを作ろうとすると,電源電圧を下げにくくなります。

 ロジック回路は比較的バラつきの影響を受けなかったのでスケーリングを引っ張ってきましたが,ゲートの駆動能力がバラつくと,正常に動作しなくなります。また,ロジック回路内部にはセンス・アンプやPLLなどアナログ回路も入ることが多く,やはり動作マージンはかなり厳しくなっています。

 このように,アナログやメモリ,ロジックの電源電圧を下げると,バラつきによって正常に動作しなくなる場合が多くなっています。45~60nmルールで作ったプロセサやメモリでも,学会発表なら電源電圧が0.5~0.7Vのものもあります。ただし,一般的な用途に使えるものではありません。例えばメモリの場合,1ビット当たりの面積が実用化しているLSIよりも巨大です。一般的に使える製品として出荷されているときの電源電圧は1.2V程度が多いでしょう。

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