プレーナ型NANDフラッシュ・メモリの後継技術として期待を集めているのが、3次元構造のNANDフラッシュ・メモリ（以下、3次元NAND）だ。メモリ・セルを3次元方向に積層することで大容量化する技術である。
3次元NANDの開発は以前から進められていたが、コストを下げにくいという問題があった。それを克服する技術として2007年に東芝が開発したのが、「BiCS（Bit Cost Scalable）」である（図5）。
BiCSは縦型のチャネルを備え、電荷蓄積部にSONOS（silicon-oxide-nitride-oxide-silicon）構造を採用する。BiCSの技術的なポイントは、その製造手法にある。BiCSでは制御ゲートを何層も積層した後、その上層から下層までを貫く穴（スルー・ホール）を開けてチャネルを作る。1層ずつ下から積み上げる従来の3次元NANDに比べて、製造工程数を大幅に減らせる。結果として、プロセス・コストを劇的に低減できる可能性がある。
BiCSのコンセプトが低コスト化に有効だったため、その後、韓国Samsung Electronics社や我々など多くの企業が3次元NANDの開発に取り組むようになった。垂直ゲート型などさまざまな方式が提案されたが、ここにきて主要メーカーの選択は垂直チャネル型に統一されつつある（図6）。東芝の「P-BiCS」やSamsung社の「TCAT（Terabit Cell Array Transistor）」、我々の「DC-SF（Dual CG-Surrounding FG）」や「SMArT（Stacked Memory Array Transistor）」がこれに当たる。我々は浮遊ゲート型のDC-SFセルとチャージ・トラップ型のSMArTセルの両方を開発した。以下では、この二つの3次元メモリ・セル技術を紹介しよう。
