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HOMEエレクトロニクス電子デバイス【年末特集】専門記者が振り返る2013年 > 半導体メモリ、この1年――NANDもDRAMも3次元へのシフト始まる

【年末特集】専門記者が振り返る2013年

半導体メモリ、この1年――NANDもDRAMも3次元へのシフト始まる

  • 大下 淳一=日経BP半導体リサーチ
  • 2013/12/04 20:34
  • 1/2ページ
Samsung社のV-NANDのチップ写真(左)と多段構造のメモリ・セル(右)
Samsung社のV-NANDのチップ写真(左)と多段構造のメモリ・セル(右)
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 2013年は、半導体メモリ技術が大きな分岐点を迎えた年だった。それを象徴したのが、メモリ業界最大手の韓国Samsung Electronics社が、3次元NANDフラッシュ・メモリ「Vertical NAND(V-NAND)」の量産を始めたと同年8月に発表したことだ(関連記事1同2)。3次元NANDフラッシュ・メモリは、メモリ・セルを一括プロセスで多段積層することにより、微細化に頼らず大容量化と低コスト化を実現する技術である。V-NANDはメモリ・セルを24層積層することで128Gビットというメモリ容量を実現している。生産規模はまだ小さいとみられるが、3次元NANDフラッシュ・メモリの量産化は業界初の成果だ。

 NANDフラッシュ・メモリの大容量化と低コスト化をこれまで長く牽引してきたのは、微細化技術である。当初メモリ・カードなどに限られていたNANDフラッシュ・メモリの用途は近年、携帯型音楽プレーヤーや携帯電話機、そしてスマートフォンやタブレット端末、パソコンやサーバー機向けのSSD(solid state drive)などへ大きく広がった。これは微細化の賜物といえる。

 NANDフラッシュ・メモリ・ベンダーの競争軸もこれまでは微細化だった。業界2位の東芝は現在、19nm(第2世代)品を量産中(関連記事3)。米Micron Technology社と韓国SK Hynix社はそれぞれ16nm世代品の量産を立ち上げ中である(同4同5)。

 Samsung社によれば、平面(プレーナ)構造の現行のNANDフラッシュ・メモリは、主に二つの理由から微細化限界を迎えている。一つは隣接するメモリ・セル間の干渉の増大という物理的限界、もう一つはパターニング(リソグラフィ)コストの増大という経済的な限界である。微細化限界が間近に迫っているとの見方は、業界全体に共通する。例えばMicron Technology社やSK Hynix社も、16nm世代の次の技術世代では3次元へ移行する意思を表明している(関連記事6)。

 こうした中、独自路線を貫こうとしているのが東芝である。同社は3次元NANDフラッシュ・メモリ「BiCS(Bit Cost Scalable)」の量産準備を進めつつも、当面は微細化の継続に全力を注ぐ。BiCSの量産開始は2015年度を予定しており、当面はプレーナ型で競合他社の3次元NANDフラッシュ・メモリと勝負する考えだ(関連記事7)。3次元NANDフラッシュ・メモリは当面、プレーナ型よりもコスト高になるとの見方が支配的。そのため、微細化に勝負を賭ける東芝が今後のNANDフラッシュ・メモリ市場を制するとの観測もある(同8)。

 NANDフラッシュ・メモリ・ベンダーにとって、「3次元(z軸)方向」というパラメータが加わることは、技術戦略上の新たな悩みのタネともなりそうだ。どのような設計ルールのメモリ・セルを、どのようなプロセス技術を用いて何段積層するのか。その判断が製品の競争力を大きく分けることになるからだ。Samsung社と東芝の2強体制が長く続いてきた市場シェアにも、大きな変化が生じるかもしれない。

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