NAND型フラッシュの20nm以降への微細化には手立てがありますか。

　20nm以降への微細化のハードルが相当高いことは確かです。ただし，NAND型フラッシュでは微細化がすべてではありません。ビット当たりのコストを下げる手法は微細化以外にもたくさんあります。そこがDRAMとの大きな違いと言えます。具体的には，多値化やセルの3次元積層があります。具体的には言えませんが，そのほかの手段も検討中です。

多値化では，東芝が3ビット/セル品の量産化を明言しています。

　3ビット/セルはわれわれも実証しました。51nm世代に導入し，2008年下期から量産します。

セルの3次元積層では，4Gビットのチップなど，量産が近いことを感じさせる成果を披露していますね。

　量産に移行する前に，将来的に何段まで積層できるかを検証します。2段積層までは確認していますが，それ以上に増やせなければ大容量化の中核技術にはなり得ません。微細化を1世代ずつ進めることで大容量化してきたように，積層数を徐々に増やしていくシナリオが描けることが重要なのです。

次世代に向けたチャージ・トラップ・フラッシュ（CTF）も開発競争がし烈です。

　ここへ来て，2ビット/セル品の開発をほぼ完了しました。従来はデータ保持時間やデータ消去速度に問題がありましたが，既に解決しています。性能とコストの両面で現行のフラッシュと比較しており，CTFが優位になる段階で量産化します。直近の42nmでは製造インフラが整っている分，浮遊ゲート型がコストで有利かもしれません。3Xnmでは，プロセス・ステップ数が少ないCTFが優位になると見ています。