32nm世代以降で各社が導入するhigh-k/メタル・ゲートには大きく二つの製造方式がある。この選択の違いが，機器メーカーや半導体メーカーにとって，生産委託先の重要な選択基準となるだろう（図3）。

図3　32nm世代を境に各社の技術戦略が分かれる
high-k /メタル・ゲート技術は，トランジスタの製造工程のどの段階でゲート電極を作るかに応じ て，大きく2通りに分かれる（a，b）。各方式の製造工程やトランジスタ構造，特徴，採用企業をまとめた。
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　TSMCは，トランジスタ製造工程の最後にメタル・ゲートを形成する「ゲート・ラスト方式」を28～20nm世代で採用する。この方式を採るのは，主要半導体メーカーの中では，Intel社とTSMCである。TSMCは，20nm世代では，high-k膜をメタル・ゲートとともに最後に形成する「high-kラスト」技術を検討中だ。

　GLOBALFOUNDRIES社とSamsung社は，米IBM Corp.を中心とする研究開発アライアンス「IBM Technology Alliance」での成果を基に，32～28nm世代では「ゲート・ファースト方式」を選択する。トランジスタ製造工程の最初にメタル・ゲートを形成する方式である。

　ゲート・ラスト方式の利点は二つある。所望のトランジスタ特性を得やすいことと，Intel社による45～32nm世代での量産実績があることだ。欠点は，回路レイアウトの制約が多く，ゲート密度を高めにくいこと。つまり，チップ面積が大きくなりやすい。ただし，TSMCは「レイアウトを最適化すれば，ゲート密度をゲート・ファースト方式と同等に高められる」とする。

　ゲート・ファースト方式は，既存のCMOS技術のノウハウを踏襲できる点やチップ面積では有利だが，高速トランジスタの実現が難しいとされる。こうした理由からか，GLOBALFOUNDRIES社は22～20nm世代に向けて「ゲート・ラスト方式を含めた両方式を開発している」とするなど，微細化の見通しに不安が残る。

TSVが次の競争軸に

　② 3次元化は，微細化が鈍ったり行き詰まったりした場合に，半導体の新たな高集積化手法となる（図6）。その中核を担うのが，チップ間を貫通電極で接続するSi貫通ビア（TSV：through silicon via）である。TSVは，PoP（package on package）のような現行の3次元パッケージ技術と比べても，実装面積や消費電力などで優位となる。携帯機器向けでは特に有効な手法といえる。

図6　TSVによる3次元化技術が次の競争軸に
LSIの性能を高める手法として，微細化に加えて3次元化の重要性が高まる。その中核を担うの が，半導体チップに開けた貫通穴を介してチップ同士を電気的に接続するTSVである（a）。 PoPなどの従来手法に比べて，実装面積や性能で有利となる（b）。図は，Samsung社のデータ。
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