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FPGAやメモリ,さらにSSD,3次元化に沸くLSI開発

第3回:スピン注入MRAMを多値化

  • 大石 基之=日経エレクトロニクス
  • 2011/06/22 00:00
  • 1/2ページ

スピン注入MRAMを多値化

 1個のチップ上で機能素子や回路を積層する方法は,メモリの高集積化や低コスト化にも寄与する。こうした狙いから,磁気メモリMRAMの記憶素子(TMR素子)を3次元的に積層することで,多値(multi-level cell:MLC)動作を実現したのが,日立製作所と東北大学のグループである。

 日立製作所と東北大学が多値化したのは,「SPRAM:spin-transfer torque memory」と呼ぶスピン注入方式MRAMである。今回は,2個のTMR素子を積層して直列に接続することで,2ビット/セルの記憶を可能にした。メモリ・セルを試作し,スピン注入磁化反転による4値動作を実験で確認した。SPRAMについては,従来はDRAM代替を狙ってきたが,MLC化により,「NANDフラッシュ・メモリの代替も視野に入ってきた」(日立製作所)という。

 3次元方向に積層した2個のTMR素子は,積層膜の構成や膜厚を同じにしている(図4)。このため,上下のTMR素子でしきい値電流の密度(Jc)やMR比は変わらない。上下のTMR素子で異なるのは,水平方向の面積のみである。これにより,しきい値電流(Ic)および抵抗変化(ΔR)が上下のTMR素子間で異なる値を持つ。下のTMR素子の水平方向の面積を上のTMR素子の2倍にすると,Icは2倍に,ΔRは1/2倍になる。この現象を基に書き込み電流値などを調整すると,MLC動作が可能になる。

図4 2ビット/セルのMRAMが登場
日立製作所などが開発した多値のSPRAMでは,2個のTMR素子を3次元方向に積層し,直列 に接続する(a)。これにより,4値(2ビット/セル)の記憶を可能にした(b)。図は,日立製作所などの発表資料に基づく。
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 加えて,日立製作所などは多値動作に対応するために,2段階の書き込み方式や読み出し方式を開発した。読み出し時間は,多値技術を採用しない従来型(single level cell:SLC)SPRAMと同等という。

 多値化のインパクトは,ビット・コストの低減である(図5)。TMR素子の積層数にほぼ反比例する形でビット・コストを低減できるという。2個のTMR素子を積層すれば,ビット・コストを約1/2にできる。「1個のTMR素子を形成する製造工程数はSPRAM全体の製造工程数の5%未満」(日立製作所)にとどまるためだ。

図5 NANDフラッシュ・メモリの代替も視野
多値のSPRAMでは,TMR素子の積層数にほぼ反比例する形で,1ビット当たりのコスト を削減できる(a)。MR比の向上とともに,1ビット当たりの実効的なメモリ・セル面積を4F 2未満にすることも可能である(b)。図は,日立製作所などの発表資料
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