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3次元メモリ:TビットNANDフラッシュに道,チップ上でメモリ・セルを積層

木村 雅秀=日経エレクトロニクス
2009/09/25 00:01
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出典:日経エレクトロニクスCEATEC JAPAN 10周年記念 特別編集版、2009年9月21日号 、pp.32-33 (記事は執筆時の情報に基づいており、現在では異なる場合があります)
(前回から続く)

 「現行のNANDフラッシュ・メモリの微細化はどこまで続くのか」。この問い掛けに対して,NANDフラッシュ・メモリの2大メーカーである韓国Samsung Electronics Co., Ltd.と東芝は,そろって「2Xnm世代」と答えている。2Xnm世代の量産は2011~2012年に始まることを考えると,早ければ2013年ごろには微細化に代わる新たな大容量化手法が必要になる。その有力候補が,メモリ・セルを3次元方向に縦積みする,いわゆる3次元セル技術である(図1)。この技術開発が今,加速している。

図1■1Xnm世代狙う3次元セル構造のNANDフラッシュ・メモリ
「2009 Symposia on VLSI Technology and Circuits」では,3次元セル構造のNANDフラッシュ・メモリの発表が相次いだ。例えば東芝が発表した3次元セル技術「P-BiCS」は,1Xnm世代以降で求められる技術水準を狙っている。2009年までは東芝の資料,2010年以降は本誌の推定。
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 3次元セル技術は,従来1層構造だったメモリ・セルをチップ上で積層した形で形成することで,製造コストを低減する技術である。チップそのものを積層する場合は積層数に比例してコストが増えてしまうのに対し,3次元セルは積層数を増やしてもコストの上昇を抑えられる。このため,積層数を増やすことで,旧世代の微細化技術を使いながらコストを劇的に下げることが可能となる。

 これまでは,NANDフラッシュ・メモリは微細化を進めることで低コスト化・大容量化を達成してきた。しかし,2Xnm世代を境に,微細化のペースが鈍る,あるいは止まる可能性がある。3次元セル技術は,その限界を突破し,Tビット領域への大容量化に道を開くカギとなり得る。3次元セルがTビット領域を狙っていることは,Samsung Electronics社が開発中の3次元セル技術「TCAT(terabit cell array transistor)」の名称からも分かる(図2)。

図2■3次元セル技術が続々
NANDフラッシュ・メモリでは3次元セル技術を巡る開発競争が激化している。Samsung Electronics社は,東芝が2007年に発表した垂直チャネル技術「BiCS」に対抗する技術「TCAT」および「VGーNAND」を打ち出した。両社の資料を基に本誌が作成。
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