高性能デジタル（High Performance Digital）分野は、2つのフルセッションSession 4「Processors」およびSession 14「Digital PLLs and SoC Building Blocks」と、1つのショートセッション Session 23「Low Power SoCs」から成り、計20件の発表があった。

　Session 4「Processors」では、高い性能と電力効率を追求した3種類のハイエンドプロセッサーの発表があった。アーキテクチャーの改善による性能向上策や、チップ内の細かな電源ドメインごとに電圧・周波数を最適制御する技術、さらにはエレクトロマイグレーションやソフトエラーなどによる信頼性低下を防ぐ技術など、データセンターやクラウドの性能向上を支える技術が注目を集めた。

　米IBM社は「System z」マイクロプロセッサーの詳細を発表した（講演番号4.1）。17層配線と22nm世代SOI high-kメタルゲート技術を用いて5GHz動作を実現している。8個のデュアルスレッドコアと4Mバイト混載DRAM L2キャッシュ、64Mバイト混載DRAM L3キャッシュを搭載したプロセッサーチップ（CPチップ）と、480Mバイトもの容量を持つ混載DRAM L4キャッシュを搭載したシステムコントローラチップ（SCチップ）から成る。

　L2キャッシュにも混載DRAMを用いて前世代比2倍のキャッシュ容量を実現しつつ、回路的な工夫によって前世代と同等のレイテンシを得た。前世代の「zEC12」に比べると、1スレッド当たり10％の性能向上を達成したとする。678mm2のチップ面積に40億個（CPチップ）および71億個（SCチップ）のトランジスタを集積した、まさに“モンスタープロセッサー”である。

　米Oracle社は、「SPARC M7」プロセッサーと電力管理技術の詳細を発表した（講演番号4.2と4.3）。4個のS4 SPARCコアとL3キャッシュまでをまとめた「SCC（SPARC Cache Cluster）」を1つの単位とし、2個のSCCで1つの電源ドメインを構成、さらにこれを4個並べた電源構成とした。各電源ドメインはそれぞれに電圧・周波数制御が可能である。加えて、各SCCは個別にAFLL（asymmetric frequency lock loop）制御を可能としており、電源電圧のオーバーシュート/アンダーシュートに適応してサイクル時間を増減させる。これにより、電源電圧のガードバンド量を半減できたという。

　米Intel社は、22nm世代トライゲート技術で実装した「Xeon E5-2600 v3」プロセッサーを発表した（講演番号4.5）。最大18個の「Haswell」コア、45MバイトL3キャッシュ、DDR4 2133 4チャネル、8GT/s PCIe 40レーン、9.6GT/s QPI 40レーンを搭載し、33％の性能向上を実現した。低電力技術に関しては、2014年の発表にも登場したFIVR（内蔵電圧レギュレータ）を活用したPCPS（Per Core P-States）技術を導入し、各コアを最適な電圧と周波数で動作させた。これにより、大幅な電力削減を実現したという。FIVRの搭載によるコストダウン分析に触れていた点がユニークだった。