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HOMEエレクトロニクス電子デバイスVLSIシンポジウム > 微細化を補う性能向上プロセス技術の発表が相次ぐ

VLSIシンポジウム

微細化を補う性能向上プロセス技術の発表が相次ぐ

  • VLSI Symposia委員
  • 2014/06/15 17:56
  • 1/2ページ

 トランジスタの寸法縮小による性能向上(スケーリング)の継続が技術的にも経済的にも難しさを増している中で、それ以外の方法による性能向上が研究されている。例えば、チャネル材料をSiに比べてキャリア移動度の高いIII-V族化合物半導体やGeに変え、同じトランジスタ寸法で性能向上を図る手法などがそれに相当する。また、従来のCMOSに新たな機能を付加することで性能向上を図るという方向性の研究も行われている。今回のSymposium on VLSI Technologyでは、これらの流れを実現するためのプロセス技術の発表が相次いだ。

Geトランジスタ向けの提案が続々と

 Siでは既に、チャネルに意図的に結晶転位を形成して応力を加え、電子移動度を増大させることでより多くの電流を流す「D-SMT」(dislocation stress memorization technique)技術が導入されている。今回は国立台湾大学の研究グループが、これをGe FinFETに適用した場合の性能向上をSiの場合と系統的に比べた結果を示した(講演番号:T20-2)。実験とシミュレーションの両面から比較し、この手法がGe FinFETに対してSiの場合と同等の効果を持つことを初めて実証した。

 電子移動度だけでなく、トランジスタから電流を引き出すコンタクトの抵抗もトランジスタ性能の制限要因となる。コンタクト抵抗は、金属/半導体界面のエネルギー障壁の高さと厚さで決まる。これまでは主として、半導体基板の不純物濃度を高くすることでエネルギー障壁の厚さを薄くし、抵抗を下げてきた。

 これに対し最近では、金属/半導体界面に非常に薄い高誘電体(high-k)膜を挟むことで、障壁を低くする手法(MISコンタクト)が研究されている。ところが、実際のパターン上では不純物濃度分布や電流の経路が複雑なため、この手法ではコンタクト抵抗値の抽出が難しいという課題があった。

 米SEMATECHは今回、電気測定用パターンに工夫を施し、コンタクト抵抗値の測定精度を高めた成果を発表した(講演番号:T20-1)。SOI基板に溝を開け、その側面を使うことにより、コンタクトに対して垂直な電流成分だけを抽出する。この測定用パターンを利用して、MISコンタクトの基板濃度や絶縁膜種、絶縁膜厚などを系統的に変えた場合に、コンタクト抵抗値を正確に抽出することに成功している。Siと金属の界面にTiOxを挿入した構造で、NiSiを用いた従来のコンタクトとほぼ同等の抵抗値が得られることが分かったという。

 今回の技術は、将来的にGeトランジスタに適用することを想定している。特に、n型Geトランジスタではコンタクト抵抗値が一般に非常に高い。これは、上述したエネルギー障壁が金属種によらず高止まりする現象によると考えられている。MISコンタクト技術を適用することで、抵抗値を劇的に下げられる可能性がある。

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