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HOMEエレクトロニクス電子デバイスVLSIシンポジウム > DRAM/SoCの高速インターフェースを慶応大が磁界結合で実現、性能のスケーリングシナリオも示す

VLSIシンポジウム

DRAM/SoCの高速インターフェースを慶応大が磁界結合で実現、性能のスケーリングシナリオも示す

  • 大下 淳一=日経BP半導体リサーチ
  • 2014/06/12 07:00
  • 1/2ページ
試作したチップ
試作したチップ
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競合技術との性能比較
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コイルを多重に
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雑音を抑える技術を導入
雑音を抑える技術を導入
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エラー発生率は低い
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新規パッケージを導入
新規パッケージを導入
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放熱特性に優れる
放熱特性に優れる
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性能スケーリングのシナリオ
性能スケーリングのシナリオ
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消費電力の見積もり
消費電力の見積もり
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磁界結合通信によるDRAMインターフェースのロードマップ
磁界結合通信によるDRAMインターフェースのロードマップ
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 慶応義塾大学 理工学部 電子工学科 教授の黒田忠広氏のグループは、磁界結合通信を用いたDRAMとSoCの高速インターフェース技術を開発した。チップ間のデータ通信を磁界結合で行い、チップへの電源供給とテスト用データ通信は、新規に開発したウエハーレベルパッケージ(WLP)で実現する。データ転送速度は352Gビット(44Gバイト)/秒とWide I/O2世代のTSV(Si貫通ビア)相当で、製造コストはTSVを使う場合に比べて約40%低減できるという。また、次世代規格となるLPDDR4のDRAMとSoCを積層する場合に比べると、消費電力を約80%低減できる。

 DRAMとSoCは同一パッケージ内のチップ積層ではなくPoP(package on package)積層するため、現行の半導体製造サプライチェーンの枠組みで量産可能という。今後、DRAMとSoCの微細化とチップ薄型化が進むと、それに従ってデータ伝送効率が高まるという、性能スケーリングのシナリオも示した。成果の詳細は「2014 Symposia on VLSI Technology and Circuits」(2014年6月9~13日、米国ホノルル)で発表した(講演番号C4-3)。講演タイトルは「A 352Gb/s Inductive-Coupling DRAM/SoC Interface Using Overlapping Coils with Phase Division Multiplexing and Ultra-Thin Fan-Out Wafer Level Package」。

位相多重化で高速に

 開発した技術は大きく二つの要素から成る。(1)磁界結合通信に使う複数のコイルを互いに重ね、4相の位相多重化を導入した。これにより、面積効率(単位面積当たりのデータ伝送速度)を4倍に高めた。四つの位相に応じてどのコイルで通信を行うかを制御する回路を導入。受け手側のコイルの受信感度(しきい値電圧)を位相に応じて変化させることで、近隣のコイルの信号を雑音として受け取らないようにした。同時スイッチング(SSO:simultaneous switching output)雑音を低減するための、低電力のSer/Des回路も実装している。

 44チャネルを使い、それぞれ8Gビット/秒で通信することで44Gバイト/秒を実現する。消費電力は193mWで、LPDDR4とSoCの間で同じデータ転送速度を実現する場合に想定される値(965mW)に比べて約80%低減できるという。180nmプロセスで製造した試作チップでは、データ転送時のエラー発生率(BER:bit error rate)を10-12以下と低く抑えられた。

極薄ウエハーを用いたWLP活用

 (2)Wave Technologyなどが開発した、薄型ウエハーを用いたウエハーレベルパッケージ(UT-FOWLP:Ultra Thin Fan-Out Wafer Level Package)でDRAMとSoCをPoP積層した。このパッケージでは、チップに電源とテスト用データを供給するための配線を再配線層(RDL)でチップ外に引き出し、TMV(through mold via)で貫通接続する。薄いウエハーを用いることでチップ間通信距離を従来比1/1.8に短くできるため、面積効率は3倍(=1.82)に高まるという。DRAMとSoCのチップ厚はともに40μm、チップ間距離は25μmである。(1)と合わせて面積効率を12倍に改善し、44Gバイト/秒のデータ転送速度を実現した。

 ここで、RTLはTSVに比べて放熱特性に優れ、DRAMやSoCの温度上昇を抑えやすいという。また、TMVはワイヤーボンディングに比べて高い信号品質を確保しやすいという特徴がある。

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